Search the Community
Showing results for tags 'xilinx'.
-
вебинар Знакомство с экосистемой Xilinx. Вебинар
МакроГрупп posted a topic in Объявления пользователей
На вебинаре Вы узнаете, какие готовые устройства и отладочные платы существуют, какие фреймворки и библиотеки можно использовать для ускорения приложений и где найти всю необходимую информацию. Подробнее -
Собираем MicroBlaze (на русском)
KeisN13 posted a topic in Обучающие видео-материалы и обмен опытом
Сборка софт процессора MicroBlaze от Xilinx на русском в пошаговом режиме с огромным количеством картинок в нескольких частях: Разработка процессорной системы на базе софт-процессора MicroBlaze в среде Xilinx Vivado IDE/HLx. Часть 1. Разработка процессорной системы на базе софт-процессора MicroBlaze в среде Xilinx Vivado IDE/HLx. Часть 2. Программирование загрузочной FLASH для запуска MicroBlaze Подключение подсистемы памяти к MicroBlaze (MIG 7 Series) -
Компания Xilinx объявила об увеличении сроков исполнения заказов на SOM-модули (система-на-модуле) KRIA. Заказы на модули Kria K26 теперь принимаются с ожидаемым сроком исполнения 12 недель вместо 8, а на наборы Kria KV260 объявлен срок исполнения целых 60 недель. Подробнее
-
Xilinx ADAPT EMEA. Онлайн конференция
МакроГрупп posted a topic in Объявления пользователей
Компания Xilinx c 9 ноября по 16 декабря 2021 года проведёт онлайн конференцию для регионов Европы, Ближнего Востока и Африки по адаптивным вычислительным технологиям Xilinx. Подробнее -
На данном бесплатном вебинаре Майкл Шварц, представитель PLC2, расскажет и покажет: чем является фреймворк Robot Operating System (ROS) какие ключевые этапы содержит процесс разработки ПО в Vitis пример интеграции в камеру дизайна на основе MPSoC Подробнее
-
fpga xilinx Xilinx повышает цены на свою продукцию
МакроГрупп posted a topic in Объявления пользователей
С 8 ноября 2021 г. цены на продукцию Xilinx будут увеличены следующим образом: увеличение на 10% для всей серии Versal™. увеличение на 20% для всех остальных товаров. Подробнее -
Конференция Xilinx Adapt 2021 включает основные доклады руководителей с выступлениями партнеров и клиентов, а также серию из более чем 100 презентаций, форумов, тренингов по продуктам и лабораторных занятий. Подробнее
-
Компания Xilinx официально представила фреймворк для создания и развёртывания приложений интеллектуальной видеоаналитики на целевых платформах Xilinx или на ваших собственных платформах Vitis ™ Video Analytics SDK (VVAS). Созданный на базе Xilinx Vitis ™ и Vitis ™ AI, он основан на популярном фреймворке Gstreamer и предоставляет возможность использовать плагины для разных задач, включая импорт видео, предварительную обработку, глубокое обучение и постобработку. Возможно писать код C/C++ или Python с VVAS для создания сквозных конвейеров IVA. Подробнее
-
Компания Макро Групп приглашает на вебинар по нейронным сетям разработчиков решений на платформах Xilinx и специалистов по искусственному интеллекту и нейросетям. На вебинаре вы узнаете, какие шаги необходимо выполнить для запуска собственной сверточной нейросети на платформе Xilinx Zynq Ultrascale+, и увидите её работу на отладочной платформе Xilinx ZCU104. Узнаете, как это сделать и на других платформах Xilinx. Зарегистрироваться
-
- zynq
- ultrascale
-
(and 4 more)
Tagged with:
-
Компания Xilinx поставляет программные средства Vivado для работы с ПЛИС и Vitis для программирования своих систем на кристалле и ускорителей. На данный момент новейшей версией САПР Vivado/Vitis является 2021.1. Начиная с этой версии, меняется название редакций и порядок лицензирования САПР Vivado. Подробнее
-
С 7 по 16 сентября 2021 года компания Xilinx проводит виртуальную технологическую конференцию Xilinx Adapt 2021, посвящённую адаптивным вычислениям. Программа конференции
-
В данном вебинаре вы подробно познакомитесь с данными модулями, узнаете о сферах и особенностях их применения, а также увидите наглядную демонстрацию запуска ПО на данной платформе. Программа вебинара: Введение Что такое SoM-модули Kria? Магазин готовых приложений Сравнение модулей Kria K26 и Jetson TX2 Первая в мире несущая плата для SDR на основе KRIA Пример запуска приложений из магазина Xilinx Итоги, выводы и ответы на вопросы Подробнее
-
Ошибки при работе с DDR3
SVerilog posted a topic in Работаем с ПЛИС, области применения, выбор
День добрый Имеется плата от Xilinx – VC709. На борту 7ой Виртекс к которому подключены две планки DD3 по 4Гб каждая. Также имеется проект самотестирования платы - так называемый BIST (XTP232) - (проверка платы – что загораются светодиодики, нажимаются кнопочки и пр) – выложен на сайте Xilinx: (https://www.xilinx.com/products/boards-and-kits/dk-v7-vc709-g.html#documentation) Так как планки памяти две, то в block design есть двухканальный mig7: Так вот при тестировании канала C1 тесты успешно проходят: , при тестировании канала C0 тесты не проходят: При этом я просто заливаю немодифицированный bitelf из архива с проектом. Если же скомпилировать проект под vivado 2018.3 то канал C1 также проходит, а канал C0 не проходит, но немного по другому (меняются адреса ошибок) Код проверки каналов для MicroBlaze идентичен для обоих каналов : выполняется вызов функций hello_mem_c0() или hello_mem_c1() Для канала C0: для канала C1: Планки памяти менял местами – результат не меняется (в канале C0 ошибки). Конечно очень подозрительно что немодифицированный bitelf тестирует с ошибками - наводит на подозрения о неисправности... Ранее с памятью DDR не работал, но возможно кто-нибудь сталкивался с чем то подобным, куда копать подскажите пожалуйста -
Несмотря на то, что сроки выполнения заказов на поставки электронных компонентов, в том числе и продукции Xilinx, продолжают увеличиваться и по некоторым позициям превысили 100 недель, некоторые популярные позиции можно приобрести в компании Макро Групп прямо со склада. Подробнее
-
Компания Xilinx объявила о приобретении Silexica – частной компании-разработчика инструментов для программирования и анализа на языках C/C ++. Набор инструментов Silexica SLX FPGA позволяет разработчикам получить полезный опыт разработки приложений на FPGA и адаптивных SoC. Данная технология будет интегрирована в унифицированную программную платформу Xilinx Vitis™, чтобы существенно сократить время обучения разработчиков программного обеспечения, создающих сложные приложения на основе технологии Xilinx. Подробнее
-
Компания Xilinx разработала и выпустила в продажу плату, представляющую собой ускорительную карту для серверов и рабочих станций, ориентированную на решение задач искусственного интеллекта и вычисление нейронных сетей – плата VCK5000. Подробнее
-
Компания Xilinx сообщила о выходе нового релиза программного обеспечения Vitis 2021.1. Подробнее
-
- xilinx
- fpga xilinx
-
(and 2 more)
Tagged with:
-
В данном вебинаре вы познакомитесь с основными особенностями нового поколения адаптивных систем Versal, с тем, какие среди них существуют вариации и в каких сферах их применение принесёт максимальную пользу. Подробнее
-
- плис
- fpga xilinx
- (and 7 more)
-
Добрый день. Нужна помощь. Работаю с АЦП (ADS42LB69) в QDR режиме. XILINX Vivado 18.3, использую сигналы FRAME для декодирования отчётов. Установил и настроил все необходимые IDELEY3 и ISERDES. Приём данных осуществляется верно, вся структура вроде работает. На плате 4 таких АЦП, в итоге имею 8 независимых каналов. Некоторые каналы работают всегда, некоторые работают, но очень не стабильно. От компиляции к компиляции разные результаты. Иногда проскакивают ошибки потери некоторых бит данных. Создал регистры для управления задержками на линиях данных и Фреймов (входные параметры "CNTVALUEIN" для мегафункции "IDELAY3"). Подставляя туда каждый раз разные значения и пересбрасывая систему удаётся подобрать те, с которыми прошивка будет работать корректно на всех каналах, но в следующей прошивке данные значения уже не актуальны и приходится подбирать снова. Смотрел примеры и по ним входные сигналы Frame были заданы как клоки на определённой частоте (например так: create_clock -period 4.464 -name FRAME0 -waveform {0.000 2.232} [get_pins U_79/O] частота равная половине частоты дискретизации АЦП) Я так понимаю, это не совсем правильный подход. Возможно мне нужно жёстко объявить input/output delay для моих пинов? Работал раньше только в Quartus, он это дело делает и подбирает автоматически, Вивадо этого вроде не умеет и приходится делать ручками. Сталкивался кто нибудь с похожей проблемой?
-
Xilinx Versal AI Edge Series
МакроГрупп posted a topic in Объявления пользователей
Versal AI Edge Series – самая масштабируемую и адаптируемая платформа для оконечных и встроенных систем от Xilinx Подробнее -
Макро Групп – официальный дистрибьютор HiTech Global, производителя плат на ПЛИС Xilinx и Intel FPGA (Altera) Подробнее
-
- плис
- fpga xilinx
-
(and 4 more)
Tagged with:
-
Доброго времени суток! Разбираюсь с GTP трансиверами и не могу добиться нормальной симуляции example design, генерируемого из Wizard. Пошарил по форуму xilinx, почитал про их косяки при симуляции, но вроде все уже должно было быть исправлено. Суть в том, что в симуляции приемник не отрабатывает сброс и вообще не шевелится. RXOUTCLK, RXUSRCLK, RXUSRCLK2 не выдают клок, а RXRESETDONE остается в 0. При этом передатчик процедуру сброса проходит, PLL лочится. Пошарил форум xilinx и например один пользователь пишет, что симулируют аж 10 мс и не наблюдают RXRESETDONE - ссылка, на что ему рекомендуют добавить 2 строчки кода в tb для ускорения симуляции. У меня же симуляция принудительно останавливается на 3,5 мс из-за некоторого сгенерированного условия в tb. Во внутренний сгенерированный код залезал, разбирался, вроде понял, что проблема в модуле RX RESET FSM (ожидает в автомате состояний фронта сигнала, который уже давно прошел). Но править сгенерированный код вендора не хочется и не правильно это. На форуме xilinx написал и тут параллельно. Может быть, кто-нибудь сталкивался с подобными проблемами? Думаю, многие devs с форума заводили эти трансиверы.