Search the Community
Showing results for tags 'xilinx'.
-
Компания Xilinx разработала и выпустила в продажу плату, представляющую собой ускорительную карту для серверов и рабочих станций, ориентированную на решение задач искусственного интеллекта и вычисление нейронных сетей – плата VCK5000. Подробнее
-
Компания Xilinx сообщила о выходе нового релиза программного обеспечения Vitis 2021.1. Подробнее
-
- xilinx
- fpga xilinx
-
(and 2 more)
Tagged with:
-
В данном вебинаре вы познакомитесь с основными особенностями нового поколения адаптивных систем Versal, с тем, какие среди них существуют вариации и в каких сферах их применение принесёт максимальную пользу. Подробнее
-
- плис
- fpga xilinx
- (and 7 more)
-
Добрый день. Нужна помощь. Работаю с АЦП (ADS42LB69) в QDR режиме. XILINX Vivado 18.3, использую сигналы FRAME для декодирования отчётов. Установил и настроил все необходимые IDELEY3 и ISERDES. Приём данных осуществляется верно, вся структура вроде работает. На плате 4 таких АЦП, в итоге имею 8 независимых каналов. Некоторые каналы работают всегда, некоторые работают, но очень не стабильно. От компиляции к компиляции разные результаты. Иногда проскакивают ошибки потери некоторых бит данных. Создал регистры для управления задержками на линиях данных и Фреймов (входные параметры "CNTVALUEIN" для мегафункции "IDELAY3"). Подставляя туда каждый раз разные значения и пересбрасывая систему удаётся подобрать те, с которыми прошивка будет работать корректно на всех каналах, но в следующей прошивке данные значения уже не актуальны и приходится подбирать снова. Смотрел примеры и по ним входные сигналы Frame были заданы как клоки на определённой частоте (например так: create_clock -period 4.464 -name FRAME0 -waveform {0.000 2.232} [get_pins U_79/O] частота равная половине частоты дискретизации АЦП) Я так понимаю, это не совсем правильный подход. Возможно мне нужно жёстко объявить input/output delay для моих пинов? Работал раньше только в Quartus, он это дело делает и подбирает автоматически, Вивадо этого вроде не умеет и приходится делать ручками. Сталкивался кто нибудь с похожей проблемой?
-
Xilinx Versal AI Edge Series
МакроГрупп posted a topic in Объявления пользователей
Versal AI Edge Series – самая масштабируемую и адаптируемая платформа для оконечных и встроенных систем от Xilinx Подробнее -
Макро Групп – официальный дистрибьютор HiTech Global, производителя плат на ПЛИС Xilinx и Intel FPGA (Altera) Подробнее
-
- плис
- fpga xilinx
-
(and 4 more)
Tagged with:
-
Доброго времени суток! Разбираюсь с GTP трансиверами и не могу добиться нормальной симуляции example design, генерируемого из Wizard. Пошарил по форуму xilinx, почитал про их косяки при симуляции, но вроде все уже должно было быть исправлено. Суть в том, что в симуляции приемник не отрабатывает сброс и вообще не шевелится. RXOUTCLK, RXUSRCLK, RXUSRCLK2 не выдают клок, а RXRESETDONE остается в 0. При этом передатчик процедуру сброса проходит, PLL лочится. Пошарил форум xilinx и например один пользователь пишет, что симулируют аж 10 мс и не наблюдают RXRESETDONE - ссылка, на что ему рекомендуют добавить 2 строчки кода в tb для ускорения симуляции. У меня же симуляция принудительно останавливается на 3,5 мс из-за некоторого сгенерированного условия в tb. Во внутренний сгенерированный код залезал, разбирался, вроде понял, что проблема в модуле RX RESET FSM (ожидает в автомате состояний фронта сигнала, который уже давно прошел). Но править сгенерированный код вендора не хочется и не правильно это. На форуме xilinx написал и тут параллельно. Может быть, кто-нибудь сталкивался с подобными проблемами? Думаю, многие devs с форума заводили эти трансиверы.
-
Не прошивается ПЛИС Xilinx
Skryppy posted a topic in Среды разработки - обсуждаем САПРы
Здравствуйте. У меня есть несколько приборов с Artix. Все приборы прошиты и работают. Когда понадобилось обновить прошивку, то выявил одну проблему - в одном приборе не обновляется прошивка. В Vivado прошивка начинает заливаться, но проходит буквально 2 секунды и окно прошивки закрывается, при этом сообщений об ошибке нет, но в ПЛИС осталась старая прошивка. Лог когда все ОК: Лог когда нет результата: Если прошивать флешку, то в этом приборе ошибка: [Labtools 27-3347] Flash Programming Unsuccessful: Failure to set flash parameters. Самое интересное, что если запустить Impact, то он прошивает и ПЛИС и флешку нормально в этом приборе. Может кто сталкивался с такой проблемой? P.S. Разъёмы переподключал, компьютер перезагружал, программатор менял - не помогло. -
Этот курс включает в себя лекции, лабораторные занятия и демонстрации, которые помогут вам оптимизировать энергетические и тепловые решения с помощью Versal ACAP. Подробнее
-
Инженеров-разработчиков и сотрудников ИТ-отделов приглашаем принять участие в техническом семинаре, посвящённом новейшим продуктам компании Xilinx. Семинар пройдёт в городе Минск 24 мая Подробнее
-
Адаптивные SoM-модули Kria от Xilinx
МакроГрупп posted a topic in Объявления пользователей
Компания Xilinx анонсировала выпуск собственных адаптивных SoM-модулей (Система-на-Модуле) серии Kria. SoM модули Kria – это новый способ быстрого развёртывания производительных решений Xilinx в сфере Искусственного интеллекта (ИИ) на конечных устройствах. Подробности-
- som
- xilinx ise
-
(and 5 more)
Tagged with:
-
В данном вебинаре будут рассмотрены основные достоинства и недостатки использования SoM-модулей, как они могут ускорить проектирование и производство готовых устройств и как изменится процесс разработки ПО, если вы будете использовать модули в своих проектах. Также представитель компании «Рифтек» расскажет об одном из реальных проектов, в котором использовались SoM-модули компании Trenz Electronic. Подробнее
-
вебинар Вебинар Xilinx по Artix Ultrascale+
МакроГрупп posted a topic in Объявления пользователей
Регистрируйтесь на бесплатный вебинар Xilinx, на котором будет рассказано о недавно анонсированном расширении линейки Ultrascale+ для бюджетного сегмента широкого спектра интеллектуальных периферийных решений. Подробности -
Всем привет. Мы проводим стримы по FPGA/ПЛИС тематике на твиче по адресу twitch.tv/fpgasystems Обычно, это среда и суббота в 20:00. Записи прошедших стримов лежат на youtube: youtube.com/c/fpgasystems Ждём Вас на стриме. Анонсы предстоящих эфиров в группе в телеграм @fpgasystems (https://t.me/fpgasystems) и VK и FB
-
Компания Xilinx объявила о существенном расширении линейки своих 16 нм устройств UltraScale+ - Artix UltraScale+. Подробнее...
-
Приглашаем на информационно практический вебинар «Решения Xilinx для интеллектуального управления электроприводом». На вебинаре будут рассмотрены решения Xilinx на базе систем на кристалле (SoC) для экосистем, в которые входят различные электроприводы. Эти решения обеспечивают не только оптимальное управление одним или несколькими моторами/электроприводами, но также осуществляют управление через Интернет, сбор и обработку аналитики в облаке, обнаружение неисправностей и даже предсказание времени их наступления. Зарегистрироваться
-
Ищу сотрудника. СПБ.
PLISovik posted a topic in Предлагаю работу
На полную занятость ищем сотрудника. Санкт-Петербург. Требуемый опыт работы: 3–6 лет Полная занятость, полный день Обязанности: Определение требований к проекту ПЛИС; Определение методик и принципов разработки; Разработка архитектуры проекта ПЛИС, функциональных и структурных моделей; Разработка проектов ПЛИС; Кодирование на языке описания аппаратуры; Создание симуляционных моделей; Участие в процессе верификации разработанных проектов; Участие в испытаниях целевого оборудования; Сопровождение изготовления образцов изделия; Участие в проведении испытаний; Участие в проведении работ по сертификации. Требования: Высшее профессиональное (техническое) образование; Опыт работы с ПЛИС фирм XILINX, Altera (Intel); Знание принципов цифровой схемотехники; Знание САПР: Quartus; Vivado Design Suite; Знание System Verilog/Verilog или VHDL; Опыт работы с высокоскоростными интерфейсами; Опыт моделирования, верификации и отладки проекта; Опыт написания testbench; Практические навыки использования Git/SVN. Знание английского языка в объеме, необходимом для чтения и понимания технической литературы по направлению деятельности. Плюсом является: Опыт разработки на ПЛИС семейства Altera: Arria10, Cyclone10 и ПЛИС Xilinx: Zynq-7000, Virtex-7, Kintex-7; Знание современных сетевых технологий Ethernet, STM, SDH, OTN, DWDM; Опыт работы с интерфейсами DDR2/DDR3/DDR4, PCI Express, 1G/10G/100G Ethernet; Знание криптографических алгоритмов и протоколов; Опыт программирования на C. Условия: Оформление в соответствии с ТК РФ, социальные гарантии (больничный, ежегодный оплачиваемый отпуск). З/п по результатам собеседования. От 100 тыс. руб Контакты: job@systempb.ru -
Компания Xilinx приглашает вас присоединиться к бесплатному двухдневному онлайн-тренингу, организованному совместно Xilinx Customer Training и авторизованными поставщиками обучения Xilinx. Онлайн-тренинг поможет вам быстро изучить Versal™ ACAP и приступить к проектированию устройств на его основе. Подробнее
-
Переход к новой технологии никогда не бывает простым и связан с множеством технических и политических проблем. Одной из таких проблем, как ни странно, является то, что производители предлагают законченные, вертикально интегрированные решения. Этот подход облегчает развертывание и эксплуатацию систем, но приводит к монополизму, поскольку привязывает оператора сети к конкретному поставщику, затрудняет модернизацию сети и препятствует выходу на рынок новых производителей. Подробнее...
-
Компания Xilinx приглашает присоединиться к вебинару, чтобы узнать, как применять передовые сверхбыстрые методы обработки изображений Synthetic Aperture (SA) и Plane Wave (PW) в ваших устройствах. Используемая для этого платформа Xilinx Versal™ Adaptive Compute Acceleration Platform (ACAP) с гибкой и эффективной архитектурой программируемой памяти поможет решить ваши проблемы, обеспечивая высокую производительность при низком энергопотреблении. Дата и время: 24 февраля 2021 г. | 18:00 Мск Зарегистрироваться
-
Вебинар от компании PLC2 даст вам представление об основных структурах ПЛИС компании Xilinx, основываясь на реальных задачах машинного зрения и ИИ. Зарегистрироваться
-
Компания Xilinx выпустила две серийные отладочные платы на платформе Versal – VMK180 и VCK190 (до этого были доступны только платы на инженерных образцах). По всем характеристикам, кроме характеристик чипа Versal, платы идентичны. Узнать больше...
-
Компания Xilinx добавила продукт в свой портфель модулей программирования, отладки и трассировки модуль SmartLynq+. Это высокоскоростной модуль отладки и трассировки, в первую очередь ориентированный на проекты, использующие платформу Versal, который значительно улучшает процесс конфигурации и скорость трассировки. Модуль SmartLynq+ обеспечивает до 28 раз более быстрое время загрузки Linux через высокоскоростной порт отладки (HSDP), чем через кабель передачи данных SmartLynq. Для захвата трассировки модуль SmartLynq+ поддерживает скорость до 10 Гбит/с через интерфейс HSDP. Это в 100 раз быстрее, чем стандартный JTAG. Более быстрые итерации и повторяющиеся загрузки повышают продуктивность разработки и сокращают цикл проектирования. Это означает снижение времени, затраченного на отладку, вместо которой вы можете сосредоточиться на запуске своих решений на основе Versal. Узнать больше
-
Продолжаю осваивать Vivado на Xilinx (пока с огромной натяжкой). Есть некая система: мастер PCIe -> AXI interconnect -> 5 слейвов (регистры, память, Jesd и прочее). У каждого слейва свой адрес на шине AXI (выровнял адреса до старших бит, для более простой дешифрации) Ну далее всё просто, беру в настройках корки, каждому бару присваиваю базовый адрес какого либо из слейвов, назначаю размер и всё норм. Через программу верхнего уровня спокойно читаю/пишу по каждому бару связанный с ним слейв. Проблема в том, что я ограничен 6-ю барами (в дальнейшем нужно будет больше слейвов). Решил попробовать простое решение, расширить один из баров в два раза и просто обращаться через него к последовательно стоящим друг за другом слейвам. Ну по логике, думаю, когда кончится адресное пространство первого, интерконнект должен перескочить на второй и работать уже с ним. Но не так-то всё просто, IP ядро PCIE почему то заворачивает адресное пространство на начало первого слейва и снова работает с ним, только сначала. К такому финту я не был готов.. Читал, искал инфу пока ничего не нашёл. Почему ядро так делает и как от этого можно избавиться? Сталкивался кто нибудь с такой проблемой? Буду очень благодарен разъяснениям =)
- 19 replies
-
- interconnect
- pcie
-
(and 2 more)
Tagged with: