Поиск

Добрый день! Развел плату согласно даташиту на микросхему ADF5610. Столкнулся с такой проблемой, при выставлении частоты ФАПЧ присутствует отстройка от заданной регистрами частоты (порядка 100кГц). Например, выставляю частоту 11, 320 ГГц, а на выходе устанавливается частота 11,320,100 ГГц. Также в процессе работы микросхемы (скорее всего, в следствии нагрева) частота уезжает на порядка 120 кГц. Сталкивался ли кто-нибудь с такой проблемой и как посоветуете ее решить? P.S Работаю в дробном режиме, значения регистров соотносятся со значениями из ПО Аналог девайса (калькулятора), а значения номиналов Loop фильтра близки к значениям, рассчитанным с помощью ADIsimPLL.

Не могу разобраться. МК не хочет работать на скорости более 12 МГц (PLL множитель 3 и HSE 4 МГц). Даташит и референс вроде бы просмотрел и основные моменты проверил. К тому же для F030 примеры в RM имеются. Для проверки подключил олед и вывел на него RCC_CR. ( до 12 МГц PLL out) Сначала подаю питание без кварца - установлены биты 1:0, втыкаю на ходу кварц - устанавливаются 17:16 и 25:24. То есть при 12 МГц переключение на PLL происходит. Далее упростил конфигурацию до светодида. Включаю питание без кварца - мигает медленно (HSI), втыкаю кварц - мигание ускоряется (PLL). После вытаскивания кварца скорость снова уменьшается и далее уже не меняется после манипуляций с кварцем (CSS отработал и вырубил HSE с PLL). Это чтобы установить, что сам механизм переключения в принципе работает. Далее прошиваю с множителем PLL на единичку больше, и светодиод перестает мигать (а заодно и подключаться stlink). Дёргание кварца восстанавливает работу светодиода и обмен с stlink-ом. Думаю, если бы влетал в эксепшен по умолчанию, то вряд ли диод мигал после вытаскивания кварца. Прошу совета. На что здесь следует обратить внимание? /* * * STM32F030K6T6 (TQFP32) * LED - PB1 (15) * Crystal 4 MHz * */ static void delay (unsigned int time) { for (unsigned int i = 0; i < time; i++) for (volatile unsigned int j = 0; j < 500; j++); } void led_on(void){ RCC->AHBENR |= RCC_AHBENR_GPIOBEN; GPIOB->MODER |= GPIO_MODER_MODER1_0; GPIOB->BSRR = GPIO_BSRR_BS_1; while(1); } void Switch_to_PLL(void){ if ((RCC->CFGR & RCC_CFGR_SWS) == RCC_CFGR_SWS_PLL){ // Test if PLL is used as System clock RCC->CFGR &= (uint32_t) (~RCC_CFGR_SW); // Select HSI as system clock while ((RCC->CFGR & RCC_CFGR_SWS) != RCC_CFGR_SWS_HSI); // Wait for HSI switched } RCC->CR &= (uint32_t)(~RCC_CR_PLLON); // Disable the PLL RCC->CFGR |= RCC_PLLSOURCE_HSE; // select HSE as PLL input while((RCC->CR & RCC_CR_PLLRDY) != 0); // Wait until PLLRDY is cleared RCC->CFGR = (RCC->CFGR & (~RCC_CFGR_PLLMUL)) | (RCC_CFGR_PLLMUL12); // Set the PLL multiplier RCC->CR |= RCC_CR_PLLON; // Enable the PLL while((RCC->CR & RCC_CR_PLLRDY) == 0); // Wait until PLLRDY is set RCC->CFGR |= (uint32_t) (RCC_CFGR_SW_PLL); // Select PLL as system clock while ((RCC->CFGR & RCC_CFGR_SWS) != RCC_CFGR_SWS_PLL); // Wait until the PLL is switched on } void RCC_IRQHandler(void) // HSE running { if ((RCC->CIR & RCC_CIR_HSERDYF) != 0) // Check the flag HSE ready { RCC->CIR |= RCC_CIR_HSERDYC; // Clear the flag HSE ready FLASH->ACR |= FLASH_ACR_LATENCY; // 24 < if systemclock < 48 Mhz FLASH->ACR |= FLASH_ACR_PRFTBE; // Pref //RCC->CFGR = ((RCC->CFGR & (~RCC_CFGR_SW)) | RCC_CFGR_SW_0); // Switch the system clock to HSE Switch_to_PLL(); // Switch the system clock to PLL } else { // error led PB1 led_on(); } } void HAL_RCC_CSSCallback(void){ // reset clock sec flag RCC->CIR |= RCC_CIR_CSSC; // clear CSSF } int main( void ){ HAL_Init(); NVIC_EnableIRQ(RCC_CRS_IRQn); // interrupt NVIC_SetPriority(RCC_CRS_IRQn,0); // priority RCC->CIR |= RCC_CIR_HSERDYIE; // isr when HSE redy RCC->CR |= RCC_CR_CSSON | RCC_CR_HSEON; // enable HSE and CSS // blinking led RCC->AHBENR |= RCC_AHBENR_GPIOBEN; GPIOB->MODER |= GPIO_MODER_MODER1_0; while (1) { GPIOB->BSRR = GPIO_BSRR_BR_1; delay(500); GPIOB->BSRR = GPIO_BSRR_BS_1; delay(500); } return 0; }

Всем добрый день! Я начинающий любитель радио и хочу сделать гетеродин для приемника, прошу поделиться опытом. По теме, разрабатываю генератор с синтезатором, нужно обеспечить перестройку частоты в диапазоне около 400-1000МГц с шагом в 1Гц, амплитуда сигнала в итоге +17dBm. Мне представляется такой вариант: VCXO+DDS+LPF+PLL+VCO+BPF+ATT+AMP VCXO - например вот такой CVSS-945 (https://no.mouser.com/datasheet/2/94/CVSS_945-264121.pdf) на 100МГц с синусом на выходе (+возможно LPF 3-5порядка для снижения гармоник) как источник тактового сигнала для DDS. DDS - например AD995x, обеспечивает генерацию синуса с частотами 40-100МГц и шагом перестройки около 0.1Гц, LPF на выходе DDS - (например элиптический фильтр 7-11 порядка) оставит "чистую" синусоиду. PLL - думаю использовать ADF4112 с ОУ (например AD820) в фильтре петли. На тактовый вход REFin подать сигнал с DDS и менять его частоту при перестройке не меняя коэффициенты делителя в PLL. VCO+BPF - в качестве ГУН будет использоваться вот этот - CVCO55CW-0400-0800 (https://www.crystek.com/microwave/admin/webapps/welcome/files/vco/CVCO55CW-0400-0800.pdf), эксперименты с ним показали перестройку 360-910МГц, но нужно ставить после него полосовой (или ФНЧ?) фильтр. Без фильтра на низких частотах что-то похожее на прямоугольные импульсы, при повышении частоты - ближе к синусу. Применение LPF 400МГц очистило сигнал, по осциллографу на вид синусоида. Мне кажется надо несколько фильтров для перекрытия всего диапазона. Эксперимент кстати показал, что с фильтром нормальный сигнал на частотах 360-490МГц. Поэтому думаю постаить 4 фильтра и переключать двумя ADG904. ATT - аттенюатор (перестраиваемый) нужен для выравнивания амплитуды по диапазону, думаю использовать вот такой RVA-3000R+ (44 dB SMT Voltage Variable Attenuator, 20 - 3000 MHz, 50Ω, https://www.minicircuits.com/WebStore/dashboard.html?model=RVA-3000R%2B). А для контроля поставить AD8307. AMP - и в заключение, усилитель вроде PHA-102+ (https://no.mouser.com/ProductDetail/139-PHA-102%2b). В связи с этим, может быть кто-нибудь знающий подскажет по поводу возникающих вопросов: 1. (то что сейчас в процессе эксперимента) VCO+BPF(LPF) - правильна ли идея использовать полосовые фильтры после гун, точнее 4 фильтра с полосой около 125МГц для перекрытия всего диапазона, или можно что-то попроще? или как-то по другому? Мне кажется не помешает поставить буфер между VCO и BPF, чтобы уменьшить влияние на VCO, подойдет ли например ОУ вроде AD8009 для этой цели? 2. Вопрос по DDS+PLL. DDS обеспечит перестройку частоты в диапазоне 40-100МГц с шагом 0.1Гц, далее подаем эту частоту в AD4112 через делитель R (1-16384), частоту с ГУН также подаем но с делителем в 10раз большим (10*R) и получаем перестройку частоты ГУН в диапазоне 400-1000МГц с шагом 1Гц. Вопрос, какую выбрать частоту сравнения, технически можно минимум 10кГц с учетом делителей A и B. В соседней ветке писали что для минимизации фазового шума нужно частоту сравнения брать побольше (более 10МГц), идея мне нравится, это сократит время захвата частоты, но нет ли здесь каких-либо других ограничений, и вообще, как влияет частота среза фильра ФАПЧ на точность удержания частоты, условно для точности 1000МГЦ+-1Гц нужно фильтр с частотой Гц-кГц или наоборот МГц? Правильная ли выбрана идея построения системы?

Здравствуйте! Подскажите, пожалуйста, где взять блок фазового детектора . В simulinke только такой смог найти

Есть необходимость создания проекта под Artix в Vivado: АЦП -> ФНЧ -> ЦАП Цель - на простом проекте отработать навыки работы с констрейнами в Vivado. Вводные: АЦП - выходы LVDS, тактовая данных (64МГц) - тактируют плис ФНЧ - КИХ на частоте 384 МГц ЦАП - КМОП 32 МГц Пока пытаюсь сделать упрощённый вариант - генерировать синус на ЦАП по 16 точкам. Вопрос 1 У меня есть ноги CLK64_P и CLK64_N, из них я создаю клок CLK64 методом: Удивлён, что констрейн на клок приходится задавать для CLK64_P а не для CLK64, это правильно? #create_clock -add -name sys_clk_pin -period 15.625 -waveform {0 7.8125} [get_ports { CLK64_P }]; сколько цифр после точки можно вводить? Vivado понимает 7.8125 или округлит до 7.81? Вопрос 2 Мне нужны частоты 384МГц и 32МГц, 384МГц получаю так: Мне надо прописывать констрейн на клок CLK384 или Vivado сам поймёт что он и всё что от него тактируется работает на частоте 384МГц? Вопрос 3 Как лучше получить частоту 32 МГц - своим счётчиком или с PLL? Вопрос 4 Счётчики в Vivado оптимизируются? В ISE я брал 32 разрядный регистр, делел на нём 3 разрядный счётчик и при синтезе у меня старшие разряды отбрасывались и получался 3 разрядный счётчик в Vivado я что-то этого не замечаю, он что пытается развести 32 разряда? Вопрос 5 Как передавать данные между блоками работающими на частотах 64, 384, 32 МГц - напрямую или ставить регистры типа FIFO для надёжности? Вопрос 6 Хочется сделать выходные и входные триггеры и разместить их рядом с ножками - как это описать в констрейнах и как задать время запаздывания/распространения? Вопрос 7 Файл .xdc - один на проект или можно создать некую иерархию из .xdc файлов? констрейны только в .xdc? В верилоге сразу указать нельзя?

Здравствуйте все! Пробую моделировать работу IP-ядра PLL (PLL Intel FPGA IP) в Questa Sim. Работаю в Quartus 18.1, ПЛИС Cyclone V. Библиотеки Quartus откомпилированы и добавлены в Questa Sim. Файл vhd называется mypll.vhd. Questa Sim пишет предупреждение, что некий файл mypll_0002" is not bound. Моделирование не получается. В файле mypll.vhd есть ссылка на файл mypll_0002. Он есть, но сгенерирован на Verilog. При попытке добавить его в проект вылетает целая куча ошибок. Ещё странное. Раньше для редактирования своей реализации мегафункции я открывал из Quartus файл с расширением vhd, который сгенерировал мегавизард. После этого мегавизард сам запускался уже с той мегафункцией, и я мог править отдельные параметры. Теперь тот файл vhd открывается в Quartus как текстовый. Править отдельные параметры не получается, приходится запускать мегавизард с нуля и всё вбивать заново. Сразу скажу, что в прошлом году у меня это получалось. Даже как-то моделировался начальный запуск PLL. Теперь не работают и прошлогодние проекты. Откат на Quartus 18.0 не помог. Подскажите, пожалуйста, как вернуть старое поведение? Заранее признателен.