Jump to content

    

Search the Community

Showing results for tags 'mentor graphics'.



More search options

  • Search By Tags

    Type tags separated by commas.
  • Search By Author

Content Type


Forums

  • Сайт и форум
    • Новости и обсуждения сайта и форума
    • Другие известные форумы и сайты по электронике
    • В помощь начинающему
    • International Forum
    • Образование в области электроники
    • Обучающие видео-материалы и обмен опытом
  • Cистемный уровень проектирования
    • Вопросы системного уровня проектирования
    • Математика и Физика
    • Операционные системы
    • Документация
    • Разработка цифровых, аналоговых, аналого-цифровых ИС
    • Электробезопасность и ЭМС
    • Управление проектами
    • Neural networks and machine learning (NN/ML)
  • Программируемая логика ПЛИС (FPGA,CPLD, PLD)
    • Среды разработки - обсуждаем САПРы
    • Работаем с ПЛИС, области применения, выбор
    • Языки проектирования на ПЛИС (FPGA)
    • Системы на ПЛИС - System on a Programmable Chip (SoPC)
  • Цифровая обработка сигналов - ЦОС (DSP)
    • Сигнальные процессоры и их программирование - DSP
    • Алгоритмы ЦОС (DSP)
  • Микроконтроллеры (MCs)
    • Cредства разработки для МК
    • ARM
    • AVR
    • MSP430
    • Все остальные микроконтроллеры
    • Отладочные платы
  • Печатные платы (PCB)
    • Разрабатываем ПП в САПР - PCB development
    • Работаем с трассировкой
    • Изготовление ПП - PCB manufacturing
  • Сборка РЭУ
    • Пайка, монтаж, отладка, ремонт
    • Корпуса
    • Вопросы надежности и испытаний
  • Аналоговая и цифровая техника, прикладная электроника
    • Вопросы аналоговой техники
    • Цифровые схемы, высокоскоростные ЦС
    • Rf & Microwave Design
    • Метрология, датчики, измерительная техника
    • АВТО электроника
    • Умный дом
    • 3D печать
    • Робототехника
  • Силовая Электроника - Power Electronics
    • Силовая Преобразовательная Техника
    • Обратная Связь, Стабилизация, Регулирование, Компенсация
    • Первичные и Вторичные Химические Источники Питания
    • Высоковольтные Устройства - High-Voltage
    • Электрические машины, Электропривод и Управление
    • Индукционный Нагрев - Induction Heating
    • Системы Охлаждения, Тепловой Расчет – Cooling Systems
    • Моделирование и Анализ Силовых Устройств – Power Supply Simulation
    • Компоненты Силовой Электроники - Parts for Power Supply Design
  • Интерфейсы
    • Форумы по интерфейсам
  • Поставщики компонентов для электроники
    • Поставщики всего остального
    • Компоненты
  • Майнеры криптовалют и их разработка, BitCoin, LightCoin, Dash, Zcash, Эфир
    • Обсуждение Майнеров, их поставки и производства
  • Дополнительные разделы - Additional sections
    • Встречи и поздравления
    • Ищу работу
    • Предлагаю работу
    • Kуплю
    • Продам
    • Объявления пользователей
    • Общение заказчиков и потребителей электронных разработок

Find results in...

Find results that contain...


Date Created

  • Start

    End


Last Updated

  • Start

    End


Filter by number of...

Joined

  • Start

    End


Group


AIM


MSN


Сайт


ICQ


Yahoo


Jabber


Skype


Город


skype


Facebook


Vkontakte


LinkedIn


Twitter


G+


Одноклассники

Found 4 results

  1. Всем добра! Столкнулся с такой проблемой: есть dut, например такого вида (dut.sv): module dut ( input logic clk, input logic res, input logic data, input logic ena, output logic q, output logic w ); always_ff @(posedge clk) if (res) q <= 1'b0; else if (ena) q <= data; else q <= q; enum {DUT_IDLE, DUT_START, DUT_PROC, DUT_END} dut_state; always_ff @(posedge clk) if (res) dut_state <= DUT_IDLE; else case (dut_state) DUT_IDLE : dut_state <= ena ? DUT_START : DUT_IDLE; DUT_START : dut_state <= DUT_PROC; DUT_PROC : dut_state <= DUT_END; DUT_END : dut_state <= DUT_END; default : dut_state <= DUT_IDLE; endcase assign w = dut_state == DUT_PROC; endmodule : dut и есть узурпирующий его test bench вида, например, такого (tb.sv): `timescale 1ns/100ps module tb; logic clk; logic res; logic data; logic ena_tb; logic ena; logic q; logic w; dut dut(.*); initial begin clk = 0; forever #10ns clk = !clk; end; initial begin res = 0; #20ns res = 1; #20ns res = 0; end initial begin data = 0; forever #30ns data = !data; end; initial begin ena_tb = 0; #70ns ena_tb = 1; #80ns ena_tb = 0; end enum {TB_IDLE, TB_START, TB_PROC, TB_END} tb_state; always_ff @(posedge clk) if (res) tb_state <= TB_IDLE; else case (tb_state) TB_IDLE : tb_state <= TB_START; TB_START : tb_state <= ena_tb ? TB_PROC : TB_START; TB_PROC : tb_state <= !ena_tb ? TB_END : TB_PROC; TB_END : tb_state <= TB_END; default : tb_state <= TB_IDLE; endcase assign ena = tb_state == TB_PROC; endmodule : tb есть tcl-скрипт (proc_tb.tcl), запускающийся в Mentore (ModesSim или QuestaSim) обрабатывающий упомянутые выше tb и dut вида # create library if [file exists work] { vdel -all } vlib work vlog -O0 +fcover +acc *.sv set top_module tb # set top_module dut set top_module_opt $top_module append top_module_opt "_opt" set coverage_letters_string "sf" # optimize design vopt +cover=$coverage_letters_string $top_module -o $top_module_opt vsim -cvgperinstance -c -coverage work.$top_module_opt # go run 200ns # make coverage report if {$top_module == "tb"} { coverage save $top_module.ucdb -instance /tb/dut coverage exclude -src tb.sv } else { coverage save $top_module.ucdb } coverage report -html $top_module.ucdb -code $coverage_letters_string # config instance window view instance source ColumnConfig_instance.tcl который, несмотря на наличии в нём строк вида coverage save $top_module.ucdb -instance /tb/dut coverage exclude -src tb.sv которые мы выполняем при моделировании с взятием в качестве модуля верхнего уровня test bench-а рисует на главной странице html отчёта картинку вида Картинка хорошая, но нам не нужен сам tb ни в дереве, ни в каких других таблицах! Нужен dut и всё, что ниже! Т.е. картина, которая нужна, получается при замене (в proc_tb.tcl) строки set top_module tb на set top_module dut что даёт Т.е. всё дерево слева и всё, относящееся к нему справа, стало, как доктор прописал, но покрытие теперь в нём стало минимальным! Test bench не сработал? ЧЯДНТ? Просьба ткнуть носом ) Как обычно, прикладываю проект. test_coverage_el.zip
  2. Нанософт приглашает опытных и начинающих инженеров-разработчиков РЭА и инженеров-топологов на вебинар «Как ускорить процесс трассировки печатных плат средствами Mentor PADS Professional». Использование возможностей алгоритмов полуавтоматической трассировки может сократить время разводки печатной платы на 80%. С современными инструментами инженеру не требуется подробно описывать правила прокладывания проводников, для того чтобы получить хороший результат. Методы интерактивной трассировки PADS Professional помогут как начинающим, так и опытным инженерам значительно повысить свою эффективность. На данном вебинаре мы рассмотрим возможности автоматизации рутинных процессов трассировки, такие как: Автоматическое создание фэнаутов; Эскизная трассировка; Динамически обновляемые полигоны; Интерактивная подстройка проводников; Автоматическое назначение дифф. пар; Сшивание полигонов переходными отверстиями; Одновременная трассировка группы проводников. Вебинар начнется в 11:00 мск время, 26 марта. Длительность: 30 минут+вопросы слушателей. Участие в вебинаре бесплатно. Зарегистрироваться>>
  3. Нанософт приглашает опытных и начинающих инженеров-разработчиков РЭА и инженеров-топологов на вебинар «Как ускорить процесс трассировки печатных плат средствами Mentor PADS Professional». Вебинар начнется в 11:00 мск время, 26 марта. Длительность: 30 минут+вопросы слушателей. Участие в вебинаре бесплатно. Использование возможностей алгоритмов полуавтоматической трассировки может сократить время разводки печатной платы на 80%. С современными инструментами инженеру не требуется подробно описывать правила прокладывания проводников, для того чтобы получить хороший результат. Методы интерактивной трассировки PADS Professional помогут как начинающим, так и опытным инженерам значительно повысить свою эффективность. На данном вебинаре мы рассмотрим возможности автоматизации рутинных процессов трассировки, такие как: Автоматическое создание фэнаутов; Эскизная трассировка; Динамически обновляемые полигоны; Интерактивная подстройка проводников; Автоматическое назначение дифф. пар; Сшивание полигонов переходными отверстиями; Одновременная трассировка группы проводников. Зарегистрироваться>>
  4. Компания Нанософт приглашает инженеров-схемотехников и инженеров-разработчиков РЭА на вебинар «Настройка системы электрических ограничений для проектов с использованием высокоскоростных интерфейсов», который состоится во вторник, 30 октября в 11:00. Мы рассмотрим настройку ограничений при работе с высокоскоростными интерфейсами (DDR-память, Gigabit Ethernet, MIL-STD-1553В и др.). Разберем такие темы, как определение импеданса, работу с дифференциальными сигналами, наводки и правила параллельности, выравнивание трасс по длине и времени распространения сигнала и др. Более подробная программа доступна на сайте cad-expert.ru http://www.cad-expert.ru/meropriyatiya/vebinary/nastroyka-sistemy-elektricheskikh-ogranicheniy-dlya-proektov-s-ispolzovaniem-vysokoskorostnykh-inter/?utm_source=electronix&utm_medium=forum&utm_campaign=web_pads Регистрируйтесь на вебинар и задавайте вопросы специалисту! Скачать записи уже прошедших вебинаров: Как интегрировать схемный проект OrCAD в PADS Professional для последующей трассировки, симуляции и верификации Советы для ускорения процесса схемного ввода и повышения производительности в PADS Designer VX 2.3