Jump to content
    

Search the Community

Showing results for tags 'gth'.

  • Search By Tags

    Type tags separated by commas.
  • Search By Author

Content Type


Forums

  • Сайт и форум
    • Новости и обсуждения сайта и форума
    • Другие известные форумы и сайты по электронике
    • В помощь начинающему
    • International Forum
    • Образование в области электроники
    • Обучающие видео-материалы и обмен опытом
  • Cистемный уровень проектирования
    • Вопросы системного уровня проектирования
    • Математика и Физика
    • Операционные системы
    • Документация
    • Системы CAD/CAM/CAE/PLM
    • Разработка цифровых, аналоговых, аналого-цифровых ИС
    • Электробезопасность и ЭМС
    • Управление проектами
    • Neural networks and machine learning (NN/ML)
  • Программируемая логика ПЛИС (FPGA,CPLD, PLD)
    • Среды разработки - обсуждаем САПРы
    • Работаем с ПЛИС, области применения, выбор
    • Языки проектирования на ПЛИС (FPGA)
    • Системы на ПЛИС - System on a Programmable Chip (SoPC)
  • Цифровая обработка сигналов - ЦОС (DSP)
    • Сигнальные процессоры и их программирование - DSP
    • Алгоритмы ЦОС (DSP)
  • Микроконтроллеры (MCs)
    • Cредства разработки для МК
    • ARM
    • AVR
    • MSP430
    • Все остальные микроконтроллеры
    • Отладочные платы
  • Печатные платы (PCB)
    • Разрабатываем ПП в САПР - PCB development
    • Работаем с трассировкой
    • Изготовление ПП - PCB manufacturing
  • Сборка РЭУ
    • Пайка и монтаж
    • Корпуса
    • Вопросы надежности и испытаний
  • Аналоговая и цифровая техника, прикладная электроника
    • Вопросы аналоговой техники
    • Цифровые схемы, высокоскоростные ЦС
    • RF & Microwave Design
    • Метрология, датчики, измерительная техника
    • АВТО электроника
    • Умный дом
    • 3D печать
    • Робототехника
    • Repair and debug
  • Силовая Электроника - Power Electronics
    • Силовая Преобразовательная Техника
    • Обратная Связь, Стабилизация, Регулирование, Компенсация
    • Первичные и Вторичные Химические Источники Питания
    • Высоковольтные Устройства - High-Voltage
    • Электрические машины, Электропривод и Управление
    • Индукционный Нагрев - Induction Heating
    • Системы Охлаждения, Тепловой Расчет – Cooling Systems
    • Моделирование и Анализ Силовых Устройств – Power Supply Simulation
    • Компоненты Силовой Электроники - Parts for Power Supply Design
  • Интерфейсы
    • Форумы по интерфейсам
  • Поставщики компонентов для электроники
    • Поставщики всего остального
    • Компоненты
  • Майнеры криптовалют и их разработка, BitCoin, LightCoin, Dash, Zcash, Эфир
    • Обсуждение Майнеров, их поставки и производства
  • Дополнительные разделы - Additional sections
    • Встречи и поздравления
    • Ищу работу
    • Предлагаю работу
    • Куплю
    • Продам
    • Объявления пользователей
    • Общение заказчиков и потребителей электронных разработок

Calendars

  • ELECTRONIX Community Calendar

Find results in...

Find results that contain...


Date Created

  • Start

    End


Last Updated

  • Start

    End


Filter by number of...

Joined

  • Start

    End


Group


AIM


MSN


Сайт


ICQ


Yahoo


Jabber


Skype


Город


Код проверки


skype


Facebook


Vkontakte


LinkedIn


Twitter


G+


Одноклассники

Found 0 results

  1. Задача следующая. Надо подключить IP-Core Display Port Tx. Это IP подключается через Video PHY Controller к GTH (гигабитному приемопередатчику). Первым этапом я подключаю выходы FPGA (xczu4cg-fbvb900-1-e) к Video PHY Controller. Вот Block Disign: Затем выходы этого Block Design я просто передаю на выходы TX GTH. Вот код: library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity top is Port ( DP_Dx_SEL: out std_logic; DP_AUX_SEL: out std_logic; DP_ENABLE: out std_logic; --DP TX OUT DP_MGT_TX_P: out std_logic_vector(3 downto 0); DP_MGT_TX_N: out std_logic_vector(3 downto 0)); end top; ----------------------------------------------------------------------------- ----------------------------------------------------------------------------- architecture Behavioral of top is signal clk100MHz: std_logic; signal phy_txp_out: std_logic_vector(3 downto 0); signal phy_txn_out: std_logic_vector(3 downto 0); signal ibuf_ds_p_0: std_logic; signal ibuf_ds_n_0: std_logic; signal ibuf_ds_p_1: std_logic; signal ibuf_ds_n_1: std_logic; ----------------------------------------------------------------------------- begin ----------------------------------------------------------------------------- --DP control initialisation DP_Dx_SEL<= '0'; DP_AUX_SEL<= '0'; DP_ENABLE<= '1'; DP_MGT_TX_P<= phy_txp_out; DP_MGT_TX_n<= phy_txn_out; --ZYNQ Block Design ZYNQ_VIDEO_BD:entity work.bd port map( clk100MHz=> clk100MHz, phy_txp_out=> phy_txp_out, phy_txn_out=> phy_txn_out, ibuf_ds_p_0=> ibuf_ds_p_0, ibuf_ds_n_0=> ibuf_ds_n_0, ibuf_ds_p_1=> ibuf_ds_p_1, ibuf_ds_n_1=> ibuf_ds_n_1 ); end Behavioral; Но после сборки проекта, на этапе Generate Bitstream, выскакиет ошибка: [DRC NSTD-1] Unspecified I/O Standard: 8 out of 11 logical ports use I/O standard (IOSTANDARD) value 'DEFAULT', instead of a user assigned specific value. This may cause I/O contention or incompatibility with the board power or connectivity affecting performance, signal integrity or in extreme cases cause damage to the device or the components to which it is connected. To correct this violation, specify all I/O standards. This design will fail to generate a bitstream unless all logical ports have a user specified I/O standard value defined. To allow bitstream creation with unspecified I/O standard values (not recommended), use this command: set_property SEVERITY {Warning} [get_drc_checks NSTD-1]. NOTE: When using the Vivado Runs infrastructure (e.g. launch_runs Tcl command), add this command to a .tcl file and add that file as a pre-hook for write_bitstream step for the implementation run. Problem ports: DP_MGT_TX_N[3:0], and DP_MGT_TX_P[3:0]. [DRC UCIO-1] Unconstrained Logical Port: 8 out of 11 logical ports have no user assigned specific location constraint (LOC). This may cause I/O contention or incompatibility with the board power or connectivity affecting performance, signal integrity or in extreme cases cause damage to the device or the components to which it is connected. To correct this violation, specify all pin locations. This design will fail to generate a bitstream unless all logical ports have a user specified site LOC constraint defined. To allow bitstream creation with unspecified pin locations (not recommended), use this command: set_property SEVERITY {Warning} [get_drc_checks UCIO-1]. NOTE: When using the Vivado Runs infrastructure (e.g. launch_runs Tcl command), add this command to a .tcl file and add that file as a pre-hook for write_bitstream step for the implementation run. Problem ports: DP_MGT_TX_N[3:0], and DP_MGT_TX_P[3:0]. Может кто подключал эту штуку и подскажет куда копать!? Что я упускаю?
×
×
  • Create New...