Jump to content

    

Search the Community

Showing results for tags 'fpga'.



More search options

  • Search By Tags

    Type tags separated by commas.
  • Search By Author

Content Type


Forums

  • Сайт и форум
    • Новости и обсуждения сайта и форума
    • Другие известные форумы и сайты по электронике
    • В помощь начинающему
    • International Forum
    • Образование в области электроники
    • Обучающие видео-материалы и обмен опытом
  • Cистемный уровень проектирования
    • Вопросы системного уровня проектирования
    • Математика и Физика
    • Операционные системы
    • Документация
    • Системы CAD/CAM/CAE/PLM
    • Разработка цифровых, аналоговых, аналого-цифровых ИС
    • Электробезопасность и ЭМС
    • Управление проектами
    • Neural networks and machine learning (NN/ML)
  • Программируемая логика ПЛИС (FPGA,CPLD, PLD)
    • Среды разработки - обсуждаем САПРы
    • Работаем с ПЛИС, области применения, выбор
    • Языки проектирования на ПЛИС (FPGA)
    • Системы на ПЛИС - System on a Programmable Chip (SoPC)
  • Цифровая обработка сигналов - ЦОС (DSP)
    • Сигнальные процессоры и их программирование - DSP
    • Алгоритмы ЦОС (DSP)
  • Микроконтроллеры (MCs)
    • Cредства разработки для МК
    • ARM
    • AVR
    • MSP430
    • Все остальные микроконтроллеры
    • Отладочные платы
  • Печатные платы (PCB)
    • Разрабатываем ПП в САПР - PCB development
    • Работаем с трассировкой
    • Изготовление ПП - PCB manufacturing
  • Сборка РЭУ
  • Аналоговая и цифровая техника, прикладная электроника
  • Силовая Электроника - Power Electronics
  • Интерфейсы
  • Поставщики компонентов для электроники
  • Майнеры криптовалют и их разработка, BitCoin, LightCoin, Dash, Zcash, Эфир
  • Дополнительные разделы - Additional sections

Find results in...

Find results that contain...


Date Created

  • Start

    End


Last Updated

  • Start

    End


Filter by number of...

Joined

  • Start

    End


Group


AIM


MSN


Сайт


ICQ


Yahoo


Jabber


Skype


Город


Код проверки


skype


Facebook


Vkontakte


LinkedIn


Twitter


G+


Одноклассники

  1. 9 500 р. Starter Kit DK-START-3C25N https://www.intel.com/content/www/us/en/programmable/products/boards_and_kits/dev-kits/altera/kit-cyc3-starter.html Кит в состоянии нового. На борту Altera Cyclone III емкостью 25K LUT 32 МБайт DDR SDRAM 1 МБайт SRAM 16 МБайт FLASH высокоскоростной разъем для внешних устройств Отличный набор для начала освоения ПЛИС c NIOS, либо ЦОС, т.к. можно подключить внешние быстрые АЦП/ЦАП.
  2. Переход к новой технологии никогда не бывает простым и связан с множеством технических и политических проблем. Одной из таких проблем, как ни странно, является то, что производители предлагают законченные, вертикально интегрированные решения. Этот подход облегчает развертывание и эксплуатацию систем, но приводит к монополизму, поскольку привязывает оператора сети к конкретному поставщику, затрудняет модернизацию сети и препятствует выходу на рынок новых производителей. Подробнее...
  3. Компания Xilinx приглашает присоединиться к вебинару, чтобы узнать, как применять передовые сверхбыстрые методы обработки изображений Synthetic Aperture (SA) и Plane Wave (PW) в ваших устройствах. Используемая для этого платформа Xilinx Versal™ Adaptive Compute Acceleration Platform (ACAP) с гибкой и эффективной архитектурой программируемой памяти поможет решить ваши проблемы, обеспечивая высокую производительность при низком энергопотреблении. Дата и время: 24 февраля 2021 г. | 18:00 Мск Зарегистрироваться
  4. Добрый вечер! Есть задача в реализации atan2 в ПЛИС Ранние темы на форуме видел (пробовал варианты кода, которые были прикреплены) Также пробовал варианты с OpenCores Они работают, но неизвестно правильно или нет (некоторым вариантам реализации уже больше 5 лет, а с автором нет возможности связаться, так как он не заходил больше 2 лет) В связи с этим вопрос Есть ли какие-то реализации atan2 на Verilog на примете, которые можете кинуть и с автором которого можно проконсулироваться по работе корки?
  5. Вебинар от компании PLC2 даст вам представление об основных структурах ПЛИС компании Xilinx, основываясь на реальных задачах машинного зрения и ИИ. Зарегистрироваться
  6. Компания Xilinx выпустила две серийные отладочные платы на платформе Versal – VMK180 и VCK190 (до этого были доступны только платы на инженерных образцах). По всем характеристикам, кроме характеристик чипа Versal, платы идентичны. Узнать больше...
  7. Компания Xilinx добавила продукт в свой портфель модулей программирования, отладки и трассировки модуль SmartLynq+. Это высокоскоростной модуль отладки и трассировки, в первую очередь ориентированный на проекты, использующие платформу Versal, который значительно улучшает процесс конфигурации и скорость трассировки. Модуль SmartLynq+ обеспечивает до 28 раз более быстрое время загрузки Linux через высокоскоростной порт отладки (HSDP), чем через кабель передачи данных SmartLynq. Для захвата трассировки модуль SmartLynq+ поддерживает скорость до 10 Гбит/с через интерфейс HSDP. Это в 100 раз быстрее, чем стандартный JTAG. Более быстрые итерации и повторяющиеся загрузки повышают продуктивность разработки и сокращают цикл проектирования. Это означает снижение времени, затраченного на отладку, вместо которой вы можете сосредоточиться на запуске своих решений на основе Versal. Узнать больше
  8. На полную занятость ищем сотрудника. Санкт-Петербург. Требуемый опыт работы: 3–6 лет Полная занятость, полный день Обязанности: Определение требований к проекту ПЛИС; Определение методик и принципов разработки; Разработка архитектуры проекта ПЛИС, функциональных и структурных моделей; Разработка проектов ПЛИС; Кодирование на языке описания аппаратуры; Создание симуляционных моделей; Участие в процессе верификации разработанных проектов; Участие в испытаниях целевого оборудования; Сопровождение изготовления образцов изделия; Участие в проведении испытаний; Участие в проведении работ по сертификации. Требования: Высшее профессиональное (техническое) образование; Опыт работы с ПЛИС фирм XILINX, Altera (Intel); Знание принципов цифровой схемотехники; Знание САПР: Quartus; Vivado Design Suite; Знание System Verilog/Verilog или VHDL; Опыт работы с высокоскоростными интерфейсами; Опыт моделирования, верификации и отладки проекта; Опыт написания testbench; Практические навыки использования Git/SVN. Знание английского языка в объеме, необходимом для чтения и понимания технической литературы по направлению деятельности. Плюсом является: Опыт разработки на ПЛИС семейства Altera: Arria10, Cyclone10 и ПЛИС Xilinx: Zynq-7000, Virtex-7, Kintex-7; Знание современных сетевых технологий Ethernet, STM, SDH, OTN, DWDM; Опыт работы с интерфейсами DDR2/DDR3/DDR4, PCI Express, 1G/10G/100G Ethernet; Знание криптографических алгоритмов и протоколов; Опыт программирования на C. Условия: Оформление в соответствии с ТК РФ, социальные гарантии (больничный, ежегодный оплачиваемый отпуск). З/п по результатам собеседования. От 100 тыс. руб Контакты: job@systempb.ru
  9. Добрый день всем. Создаю один проект на больших скоростях и мне там необходимо складывать и накапливать большие значения (разрядность вектора более 50). Естественно проседает быстродействие и необходимо ввести латентность на сумматоре (хотя бы 2). На вход сумматора подаётся значения, которые изменяют по линейному закону с каким-то произвольным коэффициентом. Например входные данные могут быть 1,2,3,4,5 и т.д. А на выходе соответственно получаем 1,3,6,10,15. Схема классическая: выход сумматора падает на вход регистра, а его выход на второй вход сумматора. Регистр может инициировать любым значением перед началом работы. Классический аккумулятор! Есть варианты по добавлению второго сумматора для параллельного счета, но пока не удается засунуть его так, чтобы все работало. У кого-нибудь есть мысли, как увеличить быстродействие??
  10. www.kraftway.ru Занимаемся разработкой материнских плат, видеокамер, коммутаторов и т.п. оборудования. Основной долгоиграющий продукт в работе: Микроконтроллер SSD диска. Есть первая рабочая версия. Вторая версия почти готова к отправке на фабрику. Планируем уже разработку третей версии. Там нужно будет принять участие в пересмотре архитектуры продукта. Сейчас под ARM, планируем RISC-V, но это не точно:-) Чем занимаемся: • Разработка конфигураций для FPGA Xilinx Zynq/UltraScale+; • Встраивание сторонних IP-блоков, разработка собственных IP-блоков; • Оптимизация проекта по быстродействию и занимаемым ресурсам; • Отладка интерфейсов взаимодействия FPGA и встроенного процессора ARM • Поддержка наследуемого кода, поиск и исправление в нем ошибок • Добавление в существующие модули новых функциональных возможностей; как пример задачи: разработка контроллера NVME. Пожелания по опыту/навыкам: Знание Verilog; Опыт написания тестбенчей с формированием отчетов; Опыт работы с Xilinx (ISE/Vivado) / Altera (Intel) (Quartus); Опыт работы с ПЛИС со встроенными процессорными ядрами (Xilinx Zynq, Intel Cyclone V SoC, Arria 10 SoC); Команда: 5 разработчиков ПЛИС. Verilog/SystemVerilog + смежные команды (математики, физдизайнеры). 2 верификатора. Redmine/Jira, git. Условия: Склоняемся больше к офисной работе. Но готовы обсудить и удалёнку/полуудалёнку) Место работы: м.Алексеевская, 5 мин.пешком от метро, 15 минут от платформы Рижская. График работы: Пятидневка. 8-часовой рабочий день. Обычно с 10 до 19. По деньгам: ориентир на 150+ т.р. в месяц. Всё в белую. Контакт: Борзов Максим Telegram https://t.me/Maksim_Borzov borzov@kraftway.ru
  11. Ниже описана текущая задача. Мы заинтересованы не только в решении текущей задачи, но и в последующем сотрудничестве по разработке новой платформы на базе покупной платы ZCU104/102, а также в последующем сотрудничестве по проектированию системы обработки сигналов (Verilog, Zynq). Текущая задача Есть ранее выпускавшиеся плата BemicroCV A9 (CycloneV), соединенная совместимым разъемом с платой Cypress FX3. Есть проект ПЛИС и прошивка FX3 для пересылки данных через USB в обе стороны (запись и проигрывание семплов на внешних пинах). Есть готовое приложение под Windows. Проблема Весь проект ПЛИС (CPU Nios для буферизации потока в DDR3 и интерфейс GPIF II с FX3) работает правильно на тактовой частоте 25 МГц. Начиная с 27МГц, возникает дублирование данных, начиная с 500МБ в разных местах. Хотя по оценке Квартуса этот проект может работать до 83Мгц. Задача При наличии всех исходников разобраться и локализовать при отладке, в какой точке происходит дублирование данных при передаче. Сделали ли бы сами, но не хватает времени и сил. Только Петербург, гибкий график. Если предложение и задачи вас заинтересовали, отправьте свое резюме на адрес ivanov@gmx.org Бюджет не ограничен в пределах разумного, резюме с указанием пределов разумного будут рассмотрены с особым вниманием :)
  12. Посоветуйте хорошую и современную литературу по VHDL. Желательно по стандарту 2008го года
  13. Всем привет! Требуется разработчик FPGA со знанием ЦОС в беспилотные автомобили Яндекса. Группа занимается разработкой лидара - https://vc.ru/transport/97355-yandeks-razrabotal-sobstvennye-lidary-dlya-bespilotnyh-avtomobiley Ссылка на вакансию - https://yandex.ru/jobs/vacancies/dev/dev_fpga/ Яндекс хочет сделать перемещение людей более безопасным, доступным и удобным. Мы ставим перед собой масштабную цель: оказаться в числе первых в мире компаний, создавших технологию для беспилотного управления автомобилем. Чтобы воплотить это в жизнь, мы создаем команду увлеченных, умных и целеустремленных профессионалов. Для ускорения процесса обработки информации, поступающей с сенсоров, мы начали использовать FPGA и ищем в нашу команду опытного разработчика. Что нужно делать: строить математические модели обработки потока данных на языке Python; проверять модели и реализовывать их для работы в FPGA на языке SystemVerilog; поддерживать и развивать имеющиеся модули FPGA. Мы ждем, что у вас есть: умение писать под FPGA (Verilog/SystemVerilog); опыт реализации алгоритмов ЦОС (фильтрация, выделение особенностей сигнала, статистика); опыт построения и верификации математических моделей (Python). Будет плюсом: знание С/C++; опыт работы с SOC (Altera/Intel); знание инструментов HLS; опыт работы в Linux. Там есть тестовое - надо его хорошо решить. Это реальная возможность делать продукт в динамично развивающейся отрасли с высокой конкуренцией. С уважением, Иван.
  14. Есть кто прикручивал VUnit к tb на SystemVerilog? В интернете мало примеров, да и в документации он всего 1) Посмотреть бы расстановку макросов и небольшие комментарии бы по ним
  15. Всем привет. Вопрос по поводу состояния выводов после включения питания на Cyclone V. В даташите по этому поводу нашел только то, что можно включить подтяжку к питанию (weak pull-up resistor), pull-down можно включить только для JTAG TCK. Так же приведены значения внутренних подтягивающих резисторов до и во время конфигурации (25 кОм). Значит ли это, что после первого конфигурирования ПЛИС соответствующей прошивкой подтягивающие резисторы будут работать при подаче питания до окончания конфигурирования? На всякий случай текст из даташита: А вообще должны ли выводы до завершения конфигурирования находится в Z-состоянии? А то что-то больше походе на то, что идет подтягивание к VCCIO
  16. Добрый день! Ищем Senior FPGA Developer Участвовать в разработке аппаратно-программных комплексов сложных систем цифровой обработки сигналов и телекоммуникационных. Ведение полного цикла разработки (RTL/Synthesis/P&R/STA) под FPGA. Требования: Хорошие знания цифровой схемотехники, особенностей архитектуры FPGA (Xilinx/Intel). Знание маршрута проектирования и САПР для FPGA Vivado/Quartus. Желательно: Опыт работы с интерфейсами JESD204B, QSFP28; Понимание принципов проведения углубленной верификации с использованием UVM/SVA/Coverage driven verification; Опыт использования скриптовых языков tcl/bash; Условия: оформление по ТК РФ; белая зп, от 160к на руки гибкий график работы; обсуждаем также удалённый вариант; интересные задачи, амбициозная команда, грамотное руководство; сам офис на территории технопарка «Элма», г.Зеленоград; Если для Вас важно чтобы Вы могли посмотреть вакансию на hh, то ссылку прилагаю: https://hh.ru/vacancy/39185971?query=элвис Резюме/отклики можете присылать на почту: grigoryev@elvees.com По всем вопросам тоже желательно писать на почту, но и тут я постараюсь ответить.
  17. Всем привет. Подскажите плиз, использовали ли кто-нибудь в своих проектах выделенные входы ПЛИС 5576xc4t под названием INPUT0, INPUT1, INPUT2 и INPUT4 ? И для чего они вообще? ЗЫ: если уже обсуждалось, то ткните, а то я не нашёл по форуму
  18. Ищу в команду главного конструктора проектов. Человека, который будет работать с исполнителями: схемотехниками, программистами, конструкторами печатных плат. Что он должен делать: Нужно будет составлять для исполнителей ТЗ по пожеланиям заказчика, контролировать ход их работы, чтобы по срокам успевали, проверять результат их работ. Если результат не устраивает, возвращать на доработку с замечаниями. Нужно искать исполнителей на новые проекты, если имеющиеся все загружены. По условиям работы: Работа полностью удаленная. Испытательный срок 1 месяц с оплатой 100 000 р Далее, если сработаемся, то зарплата возрастет до 150 000 р и даже выше. Есть перспективы роста как в профессиональном плане, так и финансово. Интересно? Есть вопросы? Звоните, пишите в WhatsApp и Telegram: +7-911-213-95-30 Если откликаетесь на вакансию, то пожалуйста приложите примеры своих проектов.
  19. Добрый день, столкнулся с такой проблемой. Делаю демодулятор QPSK на FPGA Есть QPSK модулятор и соответственно QPSK демодулятор. В модуляторе используется SRRC, что автоматически добавляет такой же SRRC на сторону приемника. В процессе модуляции все происходит корректно и передается на приемник. Замечу, что так как проект сделан на ПЛИС (на данный момент только в коде, то как таковой задержки в чем-либо между модулятором и демодулятором нет). Также отмечу, что SRRC, NCO и частоты идентичны друг другу. По идее, на приемной стороне с выхода SRRC на синфазной и на квадратурной составляющей я должен видеть примерно ту же "картину", что и на выходе SRRC, который стоит в модуляторе. Однако при идентичности параметров и фильтров на приемной стороне SRRC выдает специфичный сигнал, который вроде бы и похож, но тем не менее не соответствует сигналу, получаемому из SRRC в модуляторе. Скрин приложил Скрин из программы ModelSim На скрине входы и выходы SRRC на I и Q в модуляторе и демодуляторе.
  20. Приветствую. Занят трассировкой (точнее доработкой) платы с Xilinx Spartan 6, и в новой ревизии девайса нужно завести 50MHz клок с генератора на ещё один пин в другом банке (трасса на стриншоте подсвечена) Хотел узнать, стоит ли ставить последовательно резисторы (отметил красным оголо пада генератора)? Или это в данном случае не обязательно?
  21. Добрый день. Столкнулся с отрицательным значением для Tsetup в документации на ЦАП AD9117. (Tsetup = -0.2 нс, Thold = 1.5 нс) В связи с чем возник вопрос, как всё-таки правильно задавать constrain'ы для внешних сигналов. Для выходных интерфейсов временные ограничения я задаю следующим образом (если принять разницу во времени распространения клока и данных по плате = 0): set_output_delay -clock {clock_name} -man Tsetup {port_name} -add_delay. set_output_delay -clock {clock_name} -min -Thold {port_name} -add_delay. Соответственно для AD9117: set_output_delay -clock {clock_name} -man -0.2 {port_name} -add_delay. set_output_delay -clock {clock_name} -min -1.5 {port_name} -add_delay. Смущает отрицательное Tsetup, что говорит о том, что данные на входе микросхемы должны быть установлены после прихода фронта, до 0,2нс (но можно и раньше). Тем самым минимальное время на которое должны установиться данные = Tsetup + Thold = 1.3 нс. Или я неправильно понимаю трактовку этого значения, и производитель указывает время Tsetup относительно фронта клока (т.е. если оно отрицательное, это значит что данные должны установиться за 0.2 нс до прихода фронта клока.), и тогда минимальное время удержания данных на шине должно быть = 1.7 нс. Сталкивался кто-нибудь с отрицательным Tsetup, и как правильно в таком случае задавать set_output_delay?
  22. Всем привет. Мы проводим стримы по FPGA/ПЛИС тематике на твиче по адресу twitch.tv/fpgasystems Обычно, это среда и суббота в 20:00. Записи прошедших стримов лежат на youtube: youtube.com/c/fpgasystems Ждём Вас на стриме. Анонсы предстоящих эфиров в группе в телеграм @fpgasystems (https://t.me/fpgasystems) и VK и FB
  23. Приглашаем специалистов, работающих с ПЛИС и системами на кристалле, на бесплатный технический вебинар «Создание кастомного контроллера в среде Vivado». При разработке систем на кристалле на платформе Xilinx не всегда удается собрать систему только из «стандартных», то есть входящих в IP-каталог модулей. В таких случаях приходится разрабатывать собственный (кастомный) контроллер. Как организовать такую разработку наиболее эффективным способом будет рассказано и показано на вебинаре на примере контроллера PWM. Программа вебинара: создание проекта с использованием стандартного шаблона структура каталогов и файлов проекта кастомизация автоматически сгенерированных файлов добавление в проект собственных исходных файлов автономная отладка контроллера с использованием эмулятора шины обеспечение совместимости для различных серий ПЛИС задание параметров для контроллера упаковка контроллера и создание кастомного IP-ядра создание собственного репозитория и размещение в нем упакованного IP-ядра кастомного контроллера подключение IP-ядра к проекту действия при модернизации контроллера демонстрация работы IP-ядра контроллера PWM Ведущий вебинара – инженер технической поддержки (FAE) по продукции Xilinx Владимир Викулин. Вебинар состоится 11 августа в 14:00 (мск). Повтор вебинара 12 августа в 10:00 (мск). Участие в вебинаре бесплатное, после предварительной регистрации. Зарегистрироваться на вебинар Компания Макро Групп является официальным партнером Xilinx в России и странах СНГ.
  24. Здравствуйте В связи с наличием массы свободного времени и в то же время желанием пока не уходить совсем с основной работы, ищу дополнительную работу в Москве (хотя, если кто-то решится сотрудничать на полной удалёнке - буду рад, такой опыт тоже есть). Работаю с FPGA с 2011 года, образование МАИ; реализовал алгоритмы ЦОС в сфере радиолокации. Из самых больших ПЛИС, работал со Stratix V и Zynq 7000 и Zynq Ultrascale+ (систему на кристалле собирать умею). Контроллеры интерфейсов DDR, Ethrernet, RapidIO, SerialLite настраивал. Сборка проекта, оптимизация, задание constraint-ов, переходы между тактовыми доменами. Пишу на Verilog, хотелось бы связать основные обязанности с ним и работой с ПЛИС. Но если пригодится - программировал на чистом Си сигнальные процессоры TMS. Могу в Altium сделать относительно-простую плату (что бы изготовить и пользоваться, КД в совершенстве не оформлю). Математику моделирую в Matlab. На основной работе есть разные отладочные киты, хотелось бы находиться большую часть времени там. Могу один-два раза в неделю приезжать на неполный день поотлаживаться и пообщаться, я нахожусь в западной части (м. Кутузовская). Пишите предложения в эту тему или в ЛС.
  25. Образование Закончил Санк-Петербургский институт машиностроения(ЛМЗ-ВТУЗ) по специальности «Автоматизация технологических процессов и производств» в 2011 г. Опыт работы Занимаюсь разработкой системного ПО для IBM PC, MCU, FPGA. Опыт работы более 15 лет.Место работы с декабря 2012 по настоящее время: ООО Радиосистемы-СВЧ. Должность инженер 1 категории. Обязанности: разработка схем, плат, ПО для микроконтроллеров и ПЛИС в сфере цифрового радио.Навыки в области электроники и электротехники: 1. Знания цифровой и аналоговой схемотехники, электротехники. Умею разрабатывать схемы с микроконтроллерами, ПЛИС. Разрабатывать схемы питания, фильтры для АЦП, ЦАП. 2. Имею опыт работы со скоростными АЦП и ЦАП, в том числе и по стандарту JESD204C 3. Имею опыт работы с интерфейсами SPI, I2C, 1-wire, UART. 4. Имею опыт работы с интерфейсами для передачи данных на расстоянии RS-485, CAN, Ethernet. 5. Хорошо знаю Altium Designer, Cadence Allegro. 6. Умею разводить печатные платы, оформлять файлы GERBER для передачи в производство 7. Умею составлять конструкторскую документацию по ГОСТ ЕСКД, оформление схем по в соответствии с требованиями ЕСКД, перечни ПЭ3, спецификации, ПЗ и др. Для Altium Designer я написал скрипт, который автоматически экспортировал в Excel перечень нужных элементов схемы и генерировал спецификацию и ПЭ3 в формате PDF. 8. Умею моделировать схемы в PSPICE. 9. Умею загрузить и рассчитывать параметры платы в HyperLynx. (DC, рассчет cross-talk e.t.c) 10. Знаком со стандартами ПУЭ 11. Знаю устройство электромоторов и систем управления ими.(Это мое основное образование)Навыки в разработке ПО для PC 1. Знаю языки C/C++/C#, среды разработки Visual Studio, Qt, Eclipse, GNU Make. 2. Умею разрабатывать GUI приложения на Qt и .NET 3. Знаком с библиотекой C++ Boost 4. Умею разрабатывать системные приложения c Windows API(работа с устройствами, USB, TCP/IP sockets) 5. Уверенный пользователь OS Linux. Использую дистрибутив ArchLinux 6. Умею разрабатывать приложения для Linux. Хорошо знаком с разработкой системных приложений в интерфейсе POSIX и разработке GUI с применением Qt. 7. Есть опыт разработки драйверов для Linux, знаю основные особенности Linux ядра, умею собирать ядро из исходников, проводить отладку ядра с помощью KGDB 8. Знаю криптографические протоколы SSL, Ipsec.Навыки разработки для микроконтроллеров 1. Большой опыт разработки приложений для МК архитектуры ARM(Cortex-M, Cortex-A), PIC, AVR, C166, TMS320, XMOS. 2. Работал со всеми осиновым интерфейсами и блоками используемыми в МК: UART, SPI, I2C, USB, CAN, RS-485. А также с интерфейсами аудио I2S, SPDIF, видео HDMI. 3. Работа с TCP/IP используя стек lwIP или стек Keil 4. Опыт работы с протоколом MODBUS. Написал свою(не полную) кросс-платформенную реализацию MODBUS SLAVE для микроконтроллеров. https://github.com/reffum/modbus_slave.git5. Работал с DSP MCU TMS320. Писал программу для системы управления синхронным двигателем. 6. Работал с процессорами аудио-обработки XMOS.Навыки работы со встраиваемыми системами 1. Работал с процессорами линейки Cortex-A. 2. Умею собирать cross-tools gcc. Компилировать Linux-ядро, busybox, glibc. Собирать и устанавливать простую систему. Писать драйверы устройств. Также собирал библиотеку Qt и запускал ее в режиме работы через fb. Навыки работы с ПЛИС 1. Опыт работы с микросхемами XILINX и ALTERA(Spartan-3, Sparnat-6, Virtex-6, Virtex-7, Zynq-7000, Cyclone-IV, Cyclone-V, MAX 10) 2. Пишу HDL на языках Verilog, SystemVerilog, VHDL. 3. Знаю среды разработки Quartus, ISE, VIVADO, Vitis. 4. Небольшой опыт работы с XILINX HLS, VITIS. Пока на уровне изучения. Но с интересом поучаствую в проекте, где это используется. 5. Отладка HDL кода в Modelsim. Использую интеграцию с MATLAB. 6. Опыт использования скоростных интерфейсов(Ethernet, JESD204), использования DDR памяти. Контакты Олег Сергеевич Санкт-Петербург, Красное-село. e-mail: reffum@bk.ru тел. +7-950-026-73-16