Jump to content

    

Search the Community

Showing results for tags 'fpga'.



More search options

  • Search By Tags

    Type tags separated by commas.
  • Search By Author

Content Type


Forums

  • Сайт и форум
    • Новости и обсуждения сайта и форума
    • Другие известные форумы и сайты по электронике
    • В помощь начинающему
    • International Forum
    • Образование в области электроники
    • Обучающие видео-материалы и обмен опытом
  • Cистемный уровень проектирования
    • Вопросы системного уровня проектирования
    • Математика и Физика
    • Операционные системы
    • Документация
    • Системы CAD/CAM/CAE/PLM
    • Разработка цифровых, аналоговых, аналого-цифровых ИС
    • Электробезопасность и ЭМС
    • Управление проектами
    • Neural networks and machine learning (NN/ML)
  • Программируемая логика ПЛИС (FPGA,CPLD, PLD)
    • Среды разработки - обсуждаем САПРы
    • Работаем с ПЛИС, области применения, выбор
    • Языки проектирования на ПЛИС (FPGA)
    • Системы на ПЛИС - System on a Programmable Chip (SoPC)
  • Цифровая обработка сигналов - ЦОС (DSP)
    • Сигнальные процессоры и их программирование - DSP
    • Алгоритмы ЦОС (DSP)
  • Микроконтроллеры (MCs)
    • Cредства разработки для МК
    • ARM
    • AVR
    • MSP430
    • Все остальные микроконтроллеры
    • Отладочные платы
  • Печатные платы (PCB)
    • Разрабатываем ПП в САПР - PCB development
    • Работаем с трассировкой
    • Изготовление ПП - PCB manufacturing
  • Сборка РЭУ
  • Аналоговая и цифровая техника, прикладная электроника
  • Силовая Электроника - Power Electronics
  • Интерфейсы
  • Поставщики компонентов для электроники
  • Майнеры криптовалют и их разработка, BitCoin, LightCoin, Dash, Zcash, Эфир
  • Дополнительные разделы - Additional sections

Find results in...

Find results that contain...


Date Created

  • Start

    End


Last Updated

  • Start

    End


Filter by number of...

Joined

  • Start

    End


Group


AIM


MSN


Сайт


ICQ


Yahoo


Jabber


Skype


Город


Код проверки


skype


Facebook


Vkontakte


LinkedIn


Twitter


G+


Одноклассники

  1. Есть кто прикручивал VUnit к tb на SystemVerilog? В интернете мало примеров, да и в документации он всего 1) Посмотреть бы расстановку макросов и небольшие комментарии бы по ним
  2. Всем привет. Вопрос по поводу состояния выводов после включения питания на Cyclone V. В даташите по этому поводу нашел только то, что можно включить подтяжку к питанию (weak pull-up resistor), pull-down можно включить только для JTAG TCK. Так же приведены значения внутренних подтягивающих резисторов до и во время конфигурации (25 кОм). Значит ли это, что после первого конфигурирования ПЛИС соответствующей прошивкой подтягивающие резисторы будут работать при подаче питания до окончания конфигурирования? На всякий случай текст из даташита: А вообще должны ли выводы до завершения конфигурирования находится в Z-состоянии? А то что-то больше походе на то, что идет подтягивание к VCCIO
  3. Всем привет! Требуется разработчик FPGA со знанием ЦОС в беспилотные автомобили Яндекса. Группа занимается разработкой лидара - https://vc.ru/transport/97355-yandeks-razrabotal-sobstvennye-lidary-dlya-bespilotnyh-avtomobiley Ссылка на вакансию - https://yandex.ru/jobs/vacancies/dev/dev_fpga/ Яндекс хочет сделать перемещение людей более безопасным, доступным и удобным. Мы ставим перед собой масштабную цель: оказаться в числе первых в мире компаний, создавших технологию для беспилотного управления автомобилем. Чтобы воплотить это в жизнь, мы создаем команду увлеченных, умных и целеустремленных профессионалов. Для ускорения процесса обработки информации, поступающей с сенсоров, мы начали использовать FPGA и ищем в нашу команду опытного разработчика. Что нужно делать: строить математические модели обработки потока данных на языке Python; проверять модели и реализовывать их для работы в FPGA на языке SystemVerilog; поддерживать и развивать имеющиеся модули FPGA. Мы ждем, что у вас есть: умение писать под FPGA (Verilog/SystemVerilog); опыт реализации алгоритмов ЦОС (фильтрация, выделение особенностей сигнала, статистика); опыт построения и верификации математических моделей (Python). Будет плюсом: знание С/C++; опыт работы с SOC (Altera/Intel); знание инструментов HLS; опыт работы в Linux. Там есть тестовое - надо его хорошо решить. Это реальная возможность делать продукт в динамично развивающейся отрасли с высокой конкуренцией. С уважением, Иван.
  4. Добрый день! Ищем Senior FPGA Developer Участвовать в разработке аппаратно-программных комплексов сложных систем цифровой обработки сигналов и телекоммуникационных. Ведение полного цикла разработки (RTL/Synthesis/P&R/STA) под FPGA. Требования: Хорошие знания цифровой схемотехники, особенностей архитектуры FPGA (Xilinx/Intel). Знание маршрута проектирования и САПР для FPGA Vivado/Quartus. Желательно: Опыт работы с интерфейсами JESD204B, QSFP28; Понимание принципов проведения углубленной верификации с использованием UVM/SVA/Coverage driven verification; Опыт использования скриптовых языков tcl/bash; Условия: оформление по ТК РФ; белая зп, от 160к на руки гибкий график работы; обсуждаем также удалённый вариант; интересные задачи, амбициозная команда, грамотное руководство; сам офис на территории технопарка «Элма», г.Зеленоград; Если для Вас важно чтобы Вы могли посмотреть вакансию на hh, то ссылку прилагаю: https://hh.ru/vacancy/39185971?query=элвис Резюме/отклики можете присылать на почту: grigoryev@elvees.com По всем вопросам тоже желательно писать на почту, но и тут я постараюсь ответить.
  5. Всем привет. Подскажите плиз, использовали ли кто-нибудь в своих проектах выделенные входы ПЛИС 5576xc4t под названием INPUT0, INPUT1, INPUT2 и INPUT4 ? И для чего они вообще? ЗЫ: если уже обсуждалось, то ткните, а то я не нашёл по форуму
  6. Ищу в команду главного конструктора проектов. Человека, который будет работать с исполнителями: схемотехниками, программистами, конструкторами печатных плат. Что он должен делать: Нужно будет составлять для исполнителей ТЗ по пожеланиям заказчика, контролировать ход их работы, чтобы по срокам успевали, проверять результат их работ. Если результат не устраивает, возвращать на доработку с замечаниями. Нужно искать исполнителей на новые проекты, если имеющиеся все загружены. По условиям работы: Работа полностью удаленная. Испытательный срок 1 месяц с оплатой 100 000 р Далее, если сработаемся, то зарплата возрастет до 150 000 р и даже выше. Есть перспективы роста как в профессиональном плане, так и финансово. Интересно? Есть вопросы? Звоните, пишите в WhatsApp и Telegram: +7-911-213-95-30 Если откликаетесь на вакансию, то пожалуйста приложите примеры своих проектов.
  7. Добрый день, столкнулся с такой проблемой. Делаю демодулятор QPSK на FPGA Есть QPSK модулятор и соответственно QPSK демодулятор. В модуляторе используется SRRC, что автоматически добавляет такой же SRRC на сторону приемника. В процессе модуляции все происходит корректно и передается на приемник. Замечу, что так как проект сделан на ПЛИС (на данный момент только в коде, то как таковой задержки в чем-либо между модулятором и демодулятором нет). Также отмечу, что SRRC, NCO и частоты идентичны друг другу. По идее, на приемной стороне с выхода SRRC на синфазной и на квадратурной составляющей я должен видеть примерно ту же "картину", что и на выходе SRRC, который стоит в модуляторе. Однако при идентичности параметров и фильтров на приемной стороне SRRC выдает специфичный сигнал, который вроде бы и похож, но тем не менее не соответствует сигналу, получаемому из SRRC в модуляторе. Скрин приложил Скрин из программы ModelSim На скрине входы и выходы SRRC на I и Q в модуляторе и демодуляторе.
  8. Приветствую. Занят трассировкой (точнее доработкой) платы с Xilinx Spartan 6, и в новой ревизии девайса нужно завести 50MHz клок с генератора на ещё один пин в другом банке (трасса на стриншоте подсвечена) Хотел узнать, стоит ли ставить последовательно резисторы (отметил красным оголо пада генератора)? Или это в данном случае не обязательно?
  9. Добрый день. Столкнулся с отрицательным значением для Tsetup в документации на ЦАП AD9117. (Tsetup = -0.2 нс, Thold = 1.5 нс) В связи с чем возник вопрос, как всё-таки правильно задавать constrain'ы для внешних сигналов. Для выходных интерфейсов временные ограничения я задаю следующим образом (если принять разницу во времени распространения клока и данных по плате = 0): set_output_delay -clock {clock_name} -man Tsetup {port_name} -add_delay. set_output_delay -clock {clock_name} -min -Thold {port_name} -add_delay. Соответственно для AD9117: set_output_delay -clock {clock_name} -man -0.2 {port_name} -add_delay. set_output_delay -clock {clock_name} -min -1.5 {port_name} -add_delay. Смущает отрицательное Tsetup, что говорит о том, что данные на входе микросхемы должны быть установлены после прихода фронта, до 0,2нс (но можно и раньше). Тем самым минимальное время на которое должны установиться данные = Tsetup + Thold = 1.3 нс. Или я неправильно понимаю трактовку этого значения, и производитель указывает время Tsetup относительно фронта клока (т.е. если оно отрицательное, это значит что данные должны установиться за 0.2 нс до прихода фронта клока.), и тогда минимальное время удержания данных на шине должно быть = 1.7 нс. Сталкивался кто-нибудь с отрицательным Tsetup, и как правильно в таком случае задавать set_output_delay?
  10. Всем привет. Мы проводим стримы по FPGA/ПЛИС тематике на твиче по адресу twitch.tv/fpgasystems Обычно, это среда и суббота в 20:00. Записи прошедших стримов лежат на youtube: youtube.com/c/fpgasystems Ждём Вас на стриме. Анонсы предстоящих эфиров в группе в телеграм @fpgasystems (https://t.me/fpgasystems) и VK и FB
  11. Приглашаем специалистов, работающих с ПЛИС и системами на кристалле, на бесплатный технический вебинар «Создание кастомного контроллера в среде Vivado». При разработке систем на кристалле на платформе Xilinx не всегда удается собрать систему только из «стандартных», то есть входящих в IP-каталог модулей. В таких случаях приходится разрабатывать собственный (кастомный) контроллер. Как организовать такую разработку наиболее эффективным способом будет рассказано и показано на вебинаре на примере контроллера PWM. Программа вебинара: создание проекта с использованием стандартного шаблона структура каталогов и файлов проекта кастомизация автоматически сгенерированных файлов добавление в проект собственных исходных файлов автономная отладка контроллера с использованием эмулятора шины обеспечение совместимости для различных серий ПЛИС задание параметров для контроллера упаковка контроллера и создание кастомного IP-ядра создание собственного репозитория и размещение в нем упакованного IP-ядра кастомного контроллера подключение IP-ядра к проекту действия при модернизации контроллера демонстрация работы IP-ядра контроллера PWM Ведущий вебинара – инженер технической поддержки (FAE) по продукции Xilinx Владимир Викулин. Вебинар состоится 11 августа в 14:00 (мск). Повтор вебинара 12 августа в 10:00 (мск). Участие в вебинаре бесплатное, после предварительной регистрации. Зарегистрироваться на вебинар Компания Макро Групп является официальным партнером Xilinx в России и странах СНГ.
  12. Здравствуйте В связи с наличием массы свободного времени и в то же время желанием пока не уходить совсем с основной работы, ищу дополнительную работу в Москве (хотя, если кто-то решится сотрудничать на полной удалёнке - буду рад, такой опыт тоже есть). Работаю с FPGA с 2011 года, образование МАИ; реализовал алгоритмы ЦОС в сфере радиолокации. Из самых больших ПЛИС, работал со Stratix V и Zynq 7000 и Zynq Ultrascale+ (систему на кристалле собирать умею). Контроллеры интерфейсов DDR, Ethrernet, RapidIO, SerialLite настраивал. Сборка проекта, оптимизация, задание constraint-ов, переходы между тактовыми доменами. Пишу на Verilog, хотелось бы связать основные обязанности с ним и работой с ПЛИС. Но если пригодится - программировал на чистом Си сигнальные процессоры TMS. Могу в Altium сделать относительно-простую плату (что бы изготовить и пользоваться, КД в совершенстве не оформлю). Математику моделирую в Matlab. На основной работе есть разные отладочные киты, хотелось бы находиться большую часть времени там. Могу один-два раза в неделю приезжать на неполный день поотлаживаться и пообщаться, я нахожусь в западной части (м. Кутузовская). Пишите предложения в эту тему или в ЛС.
  13. Образование Закончил Санк-Петербургский институт машиностроения(ЛМЗ-ВТУЗ) по специальности «Автоматизация технологических процессов и производств» в 2011 г. Опыт работы Занимаюсь разработкой системного ПО для IBM PC, MCU, FPGA. Опыт работы более 15 лет.Место работы с декабря 2012 по настоящее время: ООО Радиосистемы-СВЧ. Должность инженер 1 категории. Обязанности: разработка схем, плат, ПО для микроконтроллеров и ПЛИС в сфере цифрового радио.Навыки в области электроники и электротехники: 1. Знания цифровой и аналоговой схемотехники, электротехники. Умею разрабатывать схемы с микроконтроллерами, ПЛИС. Разрабатывать схемы питания, фильтры для АЦП, ЦАП. 2. Имею опыт работы со скоростными АЦП и ЦАП, в том числе и по стандарту JESD204C 3. Имею опыт работы с интерфейсами SPI, I2C, 1-wire, UART. 4. Имею опыт работы с интерфейсами для передачи данных на расстоянии RS-485, CAN, Ethernet. 5. Хорошо знаю Altium Designer, Cadence Allegro. 6. Умею разводить печатные платы, оформлять файлы GERBER для передачи в производство 7. Умею составлять конструкторскую документацию по ГОСТ ЕСКД, оформление схем по в соответствии с требованиями ЕСКД, перечни ПЭ3, спецификации, ПЗ и др. Для Altium Designer я написал скрипт, который автоматически экспортировал в Excel перечень нужных элементов схемы и генерировал спецификацию и ПЭ3 в формате PDF. 8. Умею моделировать схемы в PSPICE. 9. Умею загрузить и рассчитывать параметры платы в HyperLynx. (DC, рассчет cross-talk e.t.c) 10. Знаком со стандартами ПУЭ 11. Знаю устройство электромоторов и систем управления ими.(Это мое основное образование)Навыки в разработке ПО для PC 1. Знаю языки C/C++/C#, среды разработки Visual Studio, Qt, Eclipse, GNU Make. 2. Умею разрабатывать GUI приложения на Qt и .NET 3. Знаком с библиотекой C++ Boost 4. Умею разрабатывать системные приложения c Windows API(работа с устройствами, USB, TCP/IP sockets) 5. Уверенный пользователь OS Linux. Использую дистрибутив ArchLinux 6. Умею разрабатывать приложения для Linux. Хорошо знаком с разработкой системных приложений в интерфейсе POSIX и разработке GUI с применением Qt. 7. Есть опыт разработки драйверов для Linux, знаю основные особенности Linux ядра, умею собирать ядро из исходников, проводить отладку ядра с помощью KGDB 8. Знаю криптографические протоколы SSL, Ipsec.Навыки разработки для микроконтроллеров 1. Большой опыт разработки приложений для МК архитектуры ARM(Cortex-M, Cortex-A), PIC, AVR, C166, TMS320, XMOS. 2. Работал со всеми осиновым интерфейсами и блоками используемыми в МК: UART, SPI, I2C, USB, CAN, RS-485. А также с интерфейсами аудио I2S, SPDIF, видео HDMI. 3. Работа с TCP/IP используя стек lwIP или стек Keil 4. Опыт работы с протоколом MODBUS. Написал свою(не полную) кросс-платформенную реализацию MODBUS SLAVE для микроконтроллеров. https://github.com/reffum/modbus_slave.git5. Работал с DSP MCU TMS320. Писал программу для системы управления синхронным двигателем. 6. Работал с процессорами аудио-обработки XMOS.Навыки работы со встраиваемыми системами 1. Работал с процессорами линейки Cortex-A. 2. Умею собирать cross-tools gcc. Компилировать Linux-ядро, busybox, glibc. Собирать и устанавливать простую систему. Писать драйверы устройств. Также собирал библиотеку Qt и запускал ее в режиме работы через fb. Навыки работы с ПЛИС 1. Опыт работы с микросхемами XILINX и ALTERA(Spartan-3, Sparnat-6, Virtex-6, Virtex-7, Zynq-7000, Cyclone-IV, Cyclone-V, MAX 10) 2. Пишу HDL на языках Verilog, SystemVerilog, VHDL. 3. Знаю среды разработки Quartus, ISE, VIVADO, Vitis. 4. Небольшой опыт работы с XILINX HLS, VITIS. Пока на уровне изучения. Но с интересом поучаствую в проекте, где это используется. 5. Отладка HDL кода в Modelsim. Использую интеграцию с MATLAB. 6. Опыт использования скоростных интерфейсов(Ethernet, JESD204), использования DDR памяти. Контакты Олег Сергеевич Санкт-Петербург, Красное-село. e-mail: reffum@bk.ru тел. +7-950-026-73-16
  14. Компания ищет для реализации части проекта программиста ПЛИС. Основной проект представляет собой разработку чипа приемника для обработки сигналов (каких сигналов и для чего, расскажем на интервью, разработка мирная, не военное применение). В этом проекте необходимо добавление нового блока обработки сигналов. Есть спецификация блока, описание интерфейсов блока к другим частям чипа, доступны для обсуждения и объяснения дизайнеры и разработчики как железа, так и софта. Задачи представляют собой полный цикл разработки – прочитать спецификацию, обсудить, реализовать, просимулировать с моделью, оттестировать блок, принять участие в тестировании всего проекта. Авторы документации хотя и русскоговрящие, вся документация на английском. Начинать можно уже сейчас. Территориально Санкт-Петербург (удаленная работа будет возможна только в случае если не найдется разработчик в Спб), гибкий график. Если предложение и задачи Вас заинтересовали, отправьте свое резюме на адрес Ivanov@gmx.org Бюджет не ограничен в пределах разумного, резюме с указанием пределов разумного будут рассмотрены с особым вниманием :)
  15. Компания ООО "ЦИФ МГУ имени М.В.Ломоносова" (https://physlab.ru/) ищет на проектную работу (в течение нескольких месяцев) Инженера-программиста ПЛИС. В основном предполагается очная работа в офисе (рядом с м. Ленинский проспект/Университет), занятость от 1/2 ставки до полной, график работы гибкий. Оплата зависит от квалификации и обсуждается с заинтересованными кандидатами (варьируется от выбранной ставки). В перспективе при взаимном согласии сторон возможно постоянное трудоустройство в штат в другое наше подразделение. Имеется задача для разработки на ПЛИС, состоящая из двух частей: 1. Нужно взять из оперативной памяти массив данных и, используя протокол передачи GigE Vision (возможно, будет его урезанная версия или другой более простой, но не сжимающий данные протокол), через ПЛИС передавать данный массив на принимающий ПК. Софт со стороны ПК - задача наша. В приоритете (при возможности) не писать прошивку с самого нуля, а "накликать" большую часть из готовых блоков. Если потребуется лицензия для работы с протоколом, то это не проблема. 2. С матрицы камеры по шине LVDS необходимо получить массив данных, провести первичную обработку, далее перенести массив в оперативную память и уже после, используя ранее подготовленную часть, передать данные на верхний ПК. Также по шине SPI управлять параметрами и настройками самой матрицы. На данный момент первый этап планируется делать на zynq, отладочная плата - zedboard, вторая часть может быть выполнена на том же самом чипе, если он устроит нас по параметрам и возможностям, ну или на большем чипе от того же производителя. Если Вы заинтересованы в решении данной задачи, высылайте, пожалуйста, свое резюме на адрес электронной почты dasha@physlab.ru, обсудим детали.
  16. На вебинаре вы познакомитесь с новой средой разработки Vitis, в которой реализована парадигма высокоуровневого проектирования, и с двумя новыми аппаратными платформами от Xilinx – Versal и Alveo, для которых разработка в среде Vitis наиболее эффективна. Вебинар предназначен как для разработчиков для ПЛИС и СнК, желающих повысить свою продуктивность с помощью средств высокоуровневого проектирования, так и для программистов, ищущих возможности повышения производительности своих компьютерных систем с помощью адаптируемых аппаратных ускорителей Xilinx Alveo. Вебинар состоится 31 марта в 14:00 (мск). Повтор вебинара 2 апреля в 10:00 (мск). Участие в вебинаре бесплатное, после предварительной регистрации. Регистрация на вебинар
  17. Nexys 3 Spartan-6 Производитель: DIGILENT Микросхема: Xilinx Spartan-6 XC6LX16-CS324 Ссылка на подробную информацию: https://store.digilentinc.com/nexys-3-spartan-6-fpga-trainer-board-limited-time-see-nexys4-ddr/ В наличии есть 5 штук. Все платы находятся в штатных пластиковых коробках. Цена: 8000 руб ------------------------------------------------------------------------------------------- Spartan-6 FPGA SP605 Evaluation Kit Производитель: Xilinx Микросхема: Spartan-6 XC6SLX45T-FGG484-3C Ссылка на подробную информацию: https://www.xilinx.com/products/boards-and-kits/ek-s6-sp605-g.html В наличии есть 1 штука в штатной коробке. Цена: 18000 руб ------------------------------------------------------------------------------------------- Virtex-6 FPGA ML605 evaluation kit Производитель: Xilinx Микросхема: Virtex-6 XC6VLX240T-1FFG1156 Ссылка: https://www.xilinx.com/products/boards-and-kits/ek-v6-ml605-g.html В наличии есть 1 штука в штатной коробке. Цена: 22000 руб ------------------------------------------------------------------------------------------- Платы почти не использовались - лежат без дела. Пересылать почтой России их не хотелось бы, но в Москву и другие близлежащие города можно будет передать. Доп. фото:
  18. Всем привет. У меня имеется плата, на борту которой находится Arria 10 и флешка MT25Q. Мне необходимо спомощью System Console выполнять запись и чтение данных во флеш память. Для правильного написания скрипта, я решил пронаблюдать, каким образом NIOS обращается к флеш контроллеру, чтобы определить порядок дейтсвий. В результате, функции по чтению и стиранию сектора работают, а по записи - нет. Проверял с помощью SignalTap. Последовательность действий простая (в первом приближении) : 1. Чтение контрольного регистра флешки. 2 Если она не занята - запись в регистр FLASH_MEM_OP адресса сектора и команды write_enable. 3. Запись в тот же регистр команды на очистку сектора. 4. Ожидание, пока флешка выполнит предыдущие операции. 5. Запись данных в секутор с указанным адресом. Что самое интересное, я заполнял необходимый для чтения сектор через програматор (jic) и чтение с указанного адреса выполняется правильно. Почему контроллер не хочет писать во флешку?
  19. Друзья, здравствуйте! Подскажите, пожалуйста, можно ли заливать прошивку в ПЛИС из флеш памяти контроллера? Какие используются механизмы? Нет ли примеров/туториалов? В частности в Cyclone 10 LP. Спасибо!
  20. 1. Санкт-Петербург (помощь при релокации из других городов); 2. Метро Площадь Мужества; 3. Зарплатная вилка: 100-150 000р. Net. Наш клиент, компания, более 15 лет занимающаяся производством средств и комплексов радиоконтроля, находится в поиске Разработчика систем цифровой обработки сигналов на ПЛИС. Выпускаемая организацией продукция эксплуатируется во всех регионах Российской Федерации и ближнем зарубежье. Предприятие сотрудничает со многими научными и промышленными предприятиями северной столицы. Чем нужно будет заниматься: - Цифровая обработка сигналов на базе ПЛИС (FPGA); - Разработка новых и перенос существующих алгоритмов из Matlab/С/С++ на архитектуру ПЛИС; - Участие в разработке аппаратно-программных комплексов для систем радио мониторинга, радиолокации, имитации сигналов; - Разработка дизайна для ПЛИС Xilinx Kintex 7, Ultrascale, SOC Zynq Ultrascale+ с использованием System Verilog, Verilog и VHDL; - Работа с высокоскоростными микросхемами АЦП и ЦАП, интерфейсами SRIO, PCIe, JESD204, DDR4, Ethernet и др.; - Разработка с использованием современных методологий разработки: трекер задач, билд-сервер, автоматический прогон тестов, гит.; - Написание тестбенчей и документации к своим разработкам; - Развитие и рефакторинг уже написанных модулей. Требования к профессиональным знаниям кандидата: - Опыт разработки под ПЛИС Xilinx в среде Vivado; - Знание языков описания аппаратуры: SystemVerilog, VHDL; - Опыт работы с высокоскоростными АЦП и ЦАП; - Опыт оптимизации по таймингам; - Опыт верификации (псевдослучайные тестовые воздействия, написание эталонных моделей алгоритмов на языке Matlab, симуляция в QuestaSim). Дополнительным плюсом будет: - Знание C/C++, опыт работы в Linux и SOC Zynq, написание скриптов на TCL; - Знание алгоритмов цифровой обработки сигналов (фильтрация (дециматоры, интерполяторы, дробные ресамплеры), бпф, гребёнки фильтров, корреляторы, обнаружители сигналов (CFAR и др), смесители, параллельная обработка сигналов (частота дискретизации выше клока обработки), обработка в плавающей точке и др.). Условия работы: - Оформление по ТК РФ с первого дня работы; - Зарплата "белая" - обсуждается по итогам собеседования; - Комфортный офис недалеко от ст. метро Пл. Мужества; - Возможность гибкого графика (с 9..11 до 18..20); - Поощрения после успешных сдач работ; - 13-я заработная плата по итогам года; - Испытательный срок 1-3 месяца; - Интересные задачи и быстрое внедрение и воплощение Ваших идей; - Дружный и надежный коллектив; - Кандидатам из других городов РФ можем помочь с переездом.
  21. Я не имею никакого опыта и теор подготовки по этому вопросу. По профессии программист. Интересуюсь нейросетями. На сколько я знаю, предпринимаются попытки организовать параллельные вычисления с помощью FPGA. С другой стороны, в одном из роликов на youtube автор создает эмулятор Spectrum. Он впаивает Cyclone IV на макетную плату и дальше собирает схему. Мой вопрос состоит из двух частей. 1. Cyclone IV реально распаивать без спец. оборудования. А Cyclone 10? Т.е. можно ли работать с современными производительными FPGA как с элементной базой, или там возможен только вариант с dev board? 2. Как можно организовать совместную работу нескольких FPGA типа Cyclone 10 c массивом (потоком) данных? Есть ли практический способ соединить их через общую память. Или единственный вариант это большой круг типа Cyclone 10 -> dev board -> Ethernet -> dev board -> Cyclone 10
  22. Вышел Quartus Prime Pro Edition v19.1. Можно скачивать с исторической родины. Релиз ноутсов пока нет. Но требования к объему памяти для работы со Stratix 10 впечатляют (80 - 128 GB). Номер версии v19.0 этом лихо пропущен:) Для Quartus Prime Standard Edition и Quartus Prime Lite Edition новой версии не предлагается, для них по-прежнему остается крайней v18.1. Что-то это навевает грустные мысли...
  23. Требуется инженер-программист ПЛИС для написания прошивок для нескольких проектов. Требования к кандидату: - Опыт работы с различными типами ПЛИС не менее 3 лет - Опыт работы с микроконтроллерами STM32 и другими не менее 3 лет - Опыт работы с Altium Designer, Quartus и другими средами. - Опыт видеообработки с помощью ПЛИС - Опыт работы в команде - Умение разбираться в чужих проектах - Проживание в Москве, желательно поближе к Люберецкому району Немного общей информации по проектам: 1. Видеообработка (2 проекта) - ключевые моменты: сглаживание изображений, работа с видеобуфером, работа с MIPI, PAL/SECAM видеовыходом, работа ПЛИС в паре с микроконтроллером 2. Обработка сигналов (1 проект) - ключевые моменты: работа ПЛИС в паре с микроконтроллером, работа с таймером, точные временные измерения, детектирование аналоговых и цифровых сигналов, работа с оптическими датчиками Оплата договорная Есть перспектива трудоустройства на штатную должность. Контакты: E-mail: vbug2 (собака) yandex.ru Вконтакте: vk.com/bugway
  24. Six Automated Steps to Design Partitioning for Multi-FPGA Prototyping Boards Presenter: Krzysztof Szczur, Verification Products Manager Thursday, October 10, 2019 Abstract: Presently, emulation and FPGA-based prototyping are essential verification and validation techniques for a SoC, ASIC designs and become irreplaceable in pre-silicon verification of Deep Learning Accelerator designs. Challenges of the multi-FPGA design setup like partitioning, multiplexing limited I/O interconnections and mapping multiple clock domains across multiple devices may cause significant delays in prototype bring-up and verification schedule. Design partitioning tool that can be used with either off-the-shelf or custom made FPGA boards will automate the most tedious tasks and so significantly reduce the risk. Aldec provides HES-DVM Proto toolbox with automatic design partitioning for multiple FPGAs including Xilinx Virtex-7 and UltraScale XCVU440. In this webinar we will demonstrate how to compile and partition an open source design of Deep Learning Accelerator into 6 FPGAs in 6 steps which are fully automated. Agenda: Multi-FPGA Design Prototyping Challenges HES-DVM Proto Overview Live demo – 6 steps / 30 minutes to partition DLA design Conclusion Q&A Event Info EU Session 3:00 PM – 4:00 PM CEST Thursday, October 10, 2019 Register for EU Session US Session 11:00 AM – 12:00 PM PDT Thursday, October 10, 2019 Register for US Session Presenter Bio: (Chris) Krzysztof Szczur is a Hardware Verification Products Manager at Aldec. Chris joined Aldec in 2001 and was a key member of the team that developed HES-DVM™, Aldec's FPGA-based emulation and prototyping technology. In his engineering career he has also worked in the fields of HDL design verification, testbench automation and DO-254 compliance. Krzysztof has practical experience and a deep understanding of hardware assisted verification methodologies. Krzysztof graduated as M.Eng. in Electronic Engineering (EE) at the AGH University of Science and Technology in Krakow, Poland. View On Demand Webinar View Upcoming Webinars Aldec is a global industry leader in Electronic Design Verification and offers a patented technology suite including: RTL Design, RTL Simulators, Hardware-Assisted Verification, Embedded, SoC and ASIC Prototyping, Design Rule Checking, CDC Verification, IP Cores, DO-254 Functional Verification and Military/Aerospace solutions.
  25. Вопрос не в том, можно ли так по правилам (читай - стандартам), а в том - можно ли от них и насколько отходить. Итак: дифференциальный RefClk частотой 100МГц надо заводить на каждый PCI-E target, основная цель, я так понимаю - чтобы у мультигигабитных трансиверов был исходный клок с одним и тем же дрейфом. Вопрос: а можно ли не заводить, а генерить локально? в сети разные мнения, от Note that the pcie bus ref clock needs to be common between all devices communicating on the pcie bus. До https://www.xilinx.com/support/answers/18329.html с техникой Asynchronous Clocking Также есть такая вот картинка: которая вроде бы говорит, что такое вроде как приемлемо, но хотелось бы ответа практиков. Зачем это всё? Есть девборда с Xilinx US/US+ c FMC но без PCI-E слота, сейчас появилась необходимость работать с PCI-E самая простая и материально незатратная идея реализовать это: изготовить райзер из FMC в PCI-E (через тот же USB3.0 кабель, которй используется китайцами повсеместно для выноса с материнки PCI-E 1х ). Но вот незадача - на FMC разведены мультигигабитные трансиверы, но задающий клок для них распаян локально на плате (номинал может программироваться во внешней фапч), резать дорожки, куда-то там подпаиваться - такой кейс совсем исключён. Поэтому для принятия решения о райзере хотелось бы заручиться уверенностью что заработает хотя бы в лабораторных условиях (в продакшене это использоваться не будет). (лабораторных условиях == температура 25С, что должно снизить разбос задающих частот на разных концах MGT)/ PCIe-Clock-Source-Selection.pdf