Доброго всем!
Имеется плата с кривым разводом DVI и как следствие кривым приемом данных по этому самому DVI. Решил поправить данную ситуацию с помощью TimeQuest, но, скорее всего из-за малого опыта, у меня это не удалось.
Схема всего этого безобразия во вложении, вкратце поясню:
данные со скоростью 650 Mbps поступают в сдвиговый регистр 1:10, далее уходят на пиксельной частоте в обработку
PLL имеет тип source synchronous, умножает входную частоту на 20, первый выход делит на 2, второй на 20
имеется простой блок подстройки фаз PLL, который ориентируется на входные данные
Все что я знаю о источнике сигналов - глазковая диаграмма из спецификации на интерфейс(во вложении, диаграмма нормализованная)
Имея сей стартовый набор данных, я набросал ограничений:
Описал входную частоту
Описал виртуальную частоту со сдвигом 180 градусов(center aligned)
Объединил их в одну группу
Задал задержки относительного виртуальной частоты
Собственно к чему все это... Просьба "оценить" написанные ограничения, да и от советов по приему и десериализации данных сигналов не откажусь
