Поиск
Показаны результаты для тегов 'cyclone 10 lp'.
-
Добрый день! В проекте есть приемник CSI2 на частоте на частоте 300 МГц, 600 Мбит/с в режиме ДДР соответственно. Для приема используется блок altlvds_rx c десериализацией 8. Входной клок заведен на отдельную PLL, и c[0] используется чтобы латчить входные данные. Данные center-aligned, задержки прописаны по методичке ddr-timing-cookbook. В PLL ставлю нулевую задержку. Собираю, смотрю тайминги Слак по setup. Напрашивается добавить фазы в PLL. Добавляю 90гр и смотрю опять Фаза накрутилась, но квартус зачем-то навалил и задержки по данным. Сперва решил, что он куда-то регистры разместил далеко, залокейтил их как в первой сборке, но оказалось он впихнул на вход комбинационную логику которая делает DOUT = DIN и тупо добавляет задержки данных. Ставил 120гр фазы, квартус уменьшает задержку комбинационной логики, фазы PLL хватает чтоб слак по setup убрать, но теперь надо бороться с холдом... ок, вижу что там нужно вписать теперь мультицикл, так как фронт вылез за launch, вписываю, собираю - он опять увеличил комбинационную задержку так что и по сетапу прослакано... Можно ли сделать так, чтобы квартус не довавлял/убавлял по свой прихоти эту комбинационную логику пустую? Или я что то не так трактую? Вот таблицы DataPath из репорта до и после добавления мультицикла. +3.5 нс на ровном месте Я не специалист по заданию ограничений но может как-то это решается? Если нет, то каким путем нужно идти, чтобы добиться сходимости таймингов? PS Проект достался по наследству, он как-то работал в железе до тех пор пока не потребовалось сделать пару изменений. После сборки данные перестали приниматься. Оказалось нет входных констрейнов. Я немного слышал о ПЛИС и решил, что смогу быстренько подчинить, а он как уж на сковороде
-
busLVDS на cyclone 10 LP
OslikIA опубликовал тема в Работаем с ПЛИС, области применения, выбор
Здравствуйте, господа и товарищи. Вопрос на границе схемотехники и Quartus. Пытаюсь реализовать LVDS с переключением направления линии прием/передача между двумя Cyclone10LP. Решил сделать это как частный случай bus-LVDS. Схемотехника по рекомендации Intel на рисунке, у меня проще - около каждого Rt стоит приемопередатчик. К каждому из дифф.выводов последовательно 50 Ohm, далее Rt=100 Ohm, и в линию кабеля USB 3.1. Выводы настроены в PinPlanner на стандарт busLVDS, питание банка 2.5 V. При выводе сигнала уровень дифференциального напряжения ~0.6V (если точнее, сверху вниз: Vcc=2.5; pin1=2.1; Rt(up)=1.6; Rt(down)=1.0; pin0=0.3; gnd=0) Собственно, вопросы: 1. Не великоват ли дифф. уровень (вроде д.б. 350mV) 2. Видел ли кто описание от Intel, где было бы понятно - они в busLVDS работают с ноги источником тока или источником напряжения? и параметры. Я что-то не смог найти. 3. Если предположить, что работают источником напряжения (а пока кажется, что так), то надо ли увеличить последовательные резисторы для получения дифф. напряжения 350mV ?. 4. Возможно, я что-то не доделал в настройках или схемотехнике, и поэтому ноги передатчика ведут себя не так, как д.б. ? С уважением, Иван.
