Есть необходимость создания проекта под Artix в Vivado:
АЦП -> ФНЧ -> ЦАП
Цель - на простом проекте отработать навыки работы с констрейнами в Vivado.
Вводные:
АЦП - выходы LVDS, тактовая данных (64МГц) - тактируют плис
ФНЧ - КИХ на частоте 384 МГц
ЦАП - КМОП 32 МГц
Пока пытаюсь сделать упрощённый вариант - генерировать синус на ЦАП по 16 точкам.
Вопрос 1
У меня есть ноги CLK64_P и CLK64_N, из них я создаю клок CLK64 методом:
Удивлён, что констрейн на клок приходится задавать для CLK64_P а не для CLK64, это правильно?
#create_clock -add -name sys_clk_pin -period 15.625 -waveform {0 7.8125} [get_ports { CLK64_P }];
сколько цифр после точки можно вводить? Vivado понимает 7.8125 или округлит до 7.81?
Вопрос 2
Мне нужны частоты 384МГц и 32МГц, 384МГц получаю так:
Мне надо прописывать констрейн на клок CLK384 или Vivado сам поймёт что он и всё что от него тактируется работает на частоте 384МГц?
Вопрос 3
Как лучше получить частоту 32 МГц - своим счётчиком или с PLL?
Вопрос 4
Счётчики в Vivado оптимизируются?
В ISE я брал 32 разрядный регистр, делел на нём 3 разрядный счётчик и при синтезе у меня старшие разряды отбрасывались и получался 3 разрядный счётчик
в Vivado я что-то этого не замечаю, он что пытается развести 32 разряда?
Вопрос 5
Как передавать данные между блоками работающими на частотах 64, 384, 32 МГц - напрямую или ставить регистры типа FIFO для надёжности?
Вопрос 6
Хочется сделать выходные и входные триггеры и разместить их рядом с ножками - как это описать в констрейнах и как задать время запаздывания/распространения?
Вопрос 7
Файл .xdc - один на проект или можно создать некую иерархию из .xdc файлов?
констрейны только в .xdc? В верилоге сразу указать нельзя?
