Перейти к содержанию
    

Поиск

Показаны результаты для тегов 'временной анализ'.

  • Поиск по тегам

    Введите теги через запятую.
  • Поиск по автору

Тип контента


Форумы

  • Сайт и форум
    • Новости и обсуждения сайта и форума
    • Другие известные форумы и сайты по электронике
    • В помощь начинающему
    • International Forum
    • Образование в области электроники
    • Обучающие видео-материалы и обмен опытом
  • Cистемный уровень проектирования
    • Вопросы системного уровня проектирования
    • Математика и Физика
    • Операционные системы
    • Документация
    • Системы CAD/CAM/CAE/PLM
    • Разработка цифровых, аналоговых, аналого-цифровых ИС
    • Электробезопасность и ЭМС
    • Управление проектами
    • Нейронные сети и машинное обучение (NN/ML)
  • Программируемая логика ПЛИС (FPGA,CPLD, PLD)
    • Среды разработки - обсуждаем САПРы
    • Работаем с ПЛИС, области применения, выбор
    • Языки проектирования на ПЛИС (FPGA)
    • Системы на ПЛИС - System on a Programmable Chip (SoPC)
    • Методы и средства верификации ПЛИС/ASIC
  • Цифровая обработка сигналов - ЦОС (DSP)
    • Сигнальные процессоры и их программирование - DSP
    • Алгоритмы ЦОС (DSP)
  • Микроконтроллеры (MCU)
    • Cредства разработки для МК
    • ARM
    • RISC-V
    • AVR
    • MSP430
    • Все остальные микроконтроллеры
    • Отладочные платы
  • Печатные платы (PCB)
    • Разрабатываем ПП в САПР - PCB development
    • Работаем с трассировкой
    • Изготовление ПП - PCB manufacturing
  • Сборка РЭУ
    • Пайка и монтаж
    • Корпуса
    • Вопросы надежности и испытаний
  • Аналоговая и цифровая техника, прикладная электроника
    • Вопросы аналоговой техники
    • Цифровые схемы, высокоскоростные ЦС
    • RF & Microwave Design
    • Метрология, датчики, измерительная техника
    • АВТО электроника
    • Умный дом
    • 3D печать
    • Робототехника
    • Ремонт и отладка
  • Силовая электроника - Power Electronics
    • Силовая Преобразовательная Техника
    • Обратная Связь, Стабилизация, Регулирование, Компенсация
    • Первичные и Вторичные Химические Источники Питания
    • Высоковольтные Устройства - High-Voltage
    • Электрические машины, Электропривод и Управление
    • Индукционный Нагрев - Induction Heating
    • Системы Охлаждения, Тепловой Расчет – Cooling Systems
    • Моделирование и Анализ Силовых Устройств – Power Supply Simulation
    • Компоненты Силовой Электроники - Parts for Power Supply Design
  • Интерфейсы
    • Форумы по интерфейсам
  • Поставщики компонентов для электроники
    • Поставщики всего остального
    • Компоненты
  • Майнеры криптовалют и их разработка, BitCoin, LightCoin, Dash, Zcash, Эфир
    • Обсуждение Майнеров, их поставки и производства
  • Дополнительные разделы - Additional sections
    • Встречи и поздравления
    • Ищу работу
    • Предлагаю работу
    • Куплю
    • Продам
    • Объявления пользователей
    • Общение заказчиков и потребителей электронных разработок

Поиск результатов в...

Поиск контента, содержащего...


Дата создания

  • Начало

    Конец


Дата обновления

  • Начало

    Конец


Фильтр по количеству...

Регистрация

  • Начало

    Конец


Группа


AIM


MSN


Сайт


ICQ


Yahoo


Jabber


Skype


Город


Код проверки


skype


Facebook


Vkontakte


LinkedIn


Twitter


G+


Одноклассники


Звание

Найдено: 0 результатов

  1. Начну с основной проблемы. Потребовалось выполнить несколько операций ЦОС на ПЛИС. Разобравшись с языками описания цифровых схем были созданы три модуля: для БПФ, для взаимной корреляции сигнала и ещё один математический. По отдельности они проходили проверку работоспособности в железе на столе, но иногда всё разваливалось: бывали неудачные случаи разводки и результаты были неадекватные. После объединения всех трёх модулей в один проект работоспособная прошивка и вовсе перестала получаться. Почитав форумы и статьи понял, что может помочь задание временных ограничений на пути прохождения сигнала. (Например: "Если временные требования не заданы, то компилятор не производит оптимизацию задержек и они имеют произвольные значения и большой разброс." Источник: Lab1.pdf (spbstu.ru)) Я начал заниматься описанием временных ограничений, вижу на Chip Planer, что пути меняются, но какие-либо выводы по этому сделать не могу. Поэтому хотелось бы получить совет от тех, кто уже этим успешно занимался. Правильно ли вычислена ошибка? В верном ли направлении двигаюсь? Правильно ли мной описаны временные задержки блока БПФ: я описал прохождение сигнала из входной памяти (FFT:inst2, FFT:inst4 проекта) на бабочку (FFT:inst23), с результата вычисления бабочки до буферной памяти (FFT:inst21, FFT:inst22) и из буферной памяти до входа в бабочку при условии, что выполнение бабочки и установка адресов памяти выполняется не дольше, чем за 80 нс? Весь проект для Quartus II 13.0.1: MainDD3.zip — RGhost — файлообменник Ниже прикреплён файл временных ограничений sdc. P.S. Разработка ведётся под ПЛИС 5578ТС024. Для её конфигурирования используется прилагающееся к ПЛИС ПО и список цепей vqm из Quartus. Собственное ПО ПЛИС – одна из причин почему не использовалась мегафункция БПФ. Также для одного и того же списка цепей ПО может выдать как работоспособную прошивку, так и нет. В ПО есть возможность подгрузки файла временных ограничений, но тоже со своими особенностями. Если кто-то может и имеет желание помочь разобраться в этом, то оставьте контакт в телеграмм. MainDD3.sdc
×
×
  • Создать...