Jump to content

    

Fransc

Участник
  • Content Count

    23
  • Joined

  • Last visited

Community Reputation

0 Обычный

About Fransc

  • Rank
    Участник

Контакты

  • ICQ
    Array

Recent Profile Visitors

982 profile views
  1. Работаю я в нем, удобно мне в нем работать...Очень много проектов и наработок под ним сделано. Виртуалка.. это понятно... Хотелось бы без нее обойтись. Тот же вопрос и про Xilinx ISE Fondation 10.1.
  2. Кто нибудь смог подружить FPGA Advantage 8.1 и Windows 10 (Номе)? Поделитесь информацией... Заранее благодарен.
  3. Под словом "подвисание" имелось ввиду изменение конфигурации в уже загруженной в ПЛИС и как следствие неправильная работа. Вот тут то и требуется переконфигурация. Или я что то не так понимаю и такая ситуация невозможна? Про состояния автоматов Вы совершенно правы. С этим справиться легко. VIRTEXII делает Китай, в том числе и в радстойком исполнении с документами. А Virtex-5 и т.д. в нужных исполнениях купить официально невозможно.
  4. Народ, поделитесь пожалуйста опытом, мыслями, ссылками... в плане надежности. Имеется некий довольно большой проект. Среды проектирования FPGA ADVANTAGE + SYNPLIFY + ISE. Язык VERILOG. Процессора в данной системе нет. Проект содержит множество STATE DIAGRAM. Функции проекта - прием, формирование, хранение, пересылка данных. Интерфейсы относительно низкочастотные. Используемая ПЛИС VIRTEX2 (аппаратно не мажорированная). Использование в космической отрасли. Сами понимаете, требуется надежность. Сбои возможны, но не должны приводить к выходу из строя аппаратуры. Реализована схема переинициализации ПЛИС при превышении пороговых токов потребления напряжений питания ядра и IO (дергает PROG_B). Также реализована внешняя команда для переинициализации ПЛИС. Как еще увеличить надежность проекта? Возможно ли сделать какой то монитор целостности загруженной прошивки не применяя внешние схемы? Чтобы при подвисании ПЛИС сама себе дергала PROG_B. Трудно найти критериии и проверить признаки подвисания, какие то жуткие навороты получаются... Проект то большой... Может организовать какое то подобие WATCHDOG TIMER (не внешний). Еще по поводу реализации резервирования (мажорирования) в пределах ПЛИС... Вручную это реализовать как то муторно и сложновато. Какие то отдельные узлы резервировать... Нельзя ли это как то автоматизировать на уровне языка, директив, пакетов проектирования? Выслушаю любые предложения. Может вообще не надо заморачиваться? Заранее всем спасибо. Алексей.
  5. Все что есть - подойдет... Может еще у кого что найдется... На посту закиньте пожалуйста. Спасибо.
  6. Здравствуйте! Может кто поделиться схемами китов XILINX на VIRTEX-2, например Virtex-II Prototyping Board или что то подобное? На офф. сайте не могу найти, видимо из за древности, а в сети вообще то есть... user manual-ы без схем. Буду премного благодарен. Алексей. fransc@yandex.ru
  7. Здравствуте! Есть FPGA ADVANTAGE и XILINX ISE 10.1. Генерю coregen например FIFO. Coregen генерит верхний уровень на Verilog. Я его вставляю в проект в схемотехническом редакторе в FPGA ADVANTAGE. С моделированием нет проблем. Так же Coregen генерит нетлисты в форматах edif или NGC. Ментор вроде как о них знает, но нетлисты не могу прикрутить в проект для дальнейшего синтеза в Synplify (через ADD GATE LEVEL), так как он их не понимает. А понимает только нетлисты в форматах V или VHDL. Что я не так делаю? Что кто посоветует, если можно, то по шагам.
  8. Добрый день! Подскажите пожалуйста, может кто сталкивался... Несколько лет используем EEPROM AT28LV010. Всегда совтварьная защита на запись (SDP) была отключена с завода. Никогда перед записью байта или страницы не разматывали алгоритм отключения SDP из 3-х байт. Сейчас пришла партия похоже с включенной SDP (по крайней мере как раньше не прошивается). В даташите не говорится о том, что SDP можно вообще отключить посылкой из 6-и байт, как у многих других микросхем (пробовали, действительно не помогает). В общем вопрос, кто с подобным сталкивался. Может есть какая то другая посылка чтобы напрочь отключить SDP, а то проект сделан в однократнопрошиваемой ПЛИС, сами понимаете, что менять ничего не хотелось бы... Заранее благодарен. Алексей.
  9. Спасибо за развеянные сомнения. Я примерно так и думал.
  10. Добрый день! Кто нибудь реализовывал NAND FLASH ECC Algoritm, рекомендуемый Sasung? Откликнитесь кто работал с этим документом! Реализовал, но не все так гладко... Например для массива 256X16, ЕСС код 24 бита. Если XOR между оригинальным ECC и вновь сгенеренным содержит ноль "1", то данные верны, если ону "1", то ошибка ЕСС, если двнадцать "1", то ошибка корректируемая, если любое другое количество "1", то ошибка не корректируемая. Так вот..., все как бы работает, однократную ошибку четко вычисляет, если в слове 2 ошибки то сообщает в коде что мультиеррор, а вот если в слове больше ошибок, то встречаются комбинации: - двнадцать "1", то tcnm ошибка корректируемая, хотя это не так (правда номер слова указывает всегда верно). - ноль "1", то есть данные верны, хотя это не так. Если ошибки содержатся в двух и более словах, то идентефицирует верно как мультиеррор. Вопрос. Я что то сделал не так? Или это трабл метода? Спасибо за ответы! Алексей.
  11. Я нахожу только такое лекарство. Dll добавляется в C:\WINDOWS\system32, а в лицензии правится HOSTID. Не подскажете где другое лекарство взять?