Перейти к содержанию

    

Sergey Makarov

Свой
  • Публикаций

    157
  • Зарегистрирован

  • Посещение

Репутация

0 Обычный

Информация о Sergey Makarov

  • Звание
    Частый гость
  • День рождения 03.01.1980

Контакты

  • Сайт
    http://
  • ICQ
    339793473

Информация

  • Город
    г. Чебоксары, Россия

Посетители профиля

1 381 просмотр профиля
  1. Мультиканальность в режиме Flat

    А ну этот способ я как раз таки и называл колдовством)) Тем не менее спасибо за информацию))
  2. Мультиканальность в режиме Flat

    Я про флэт говорил. С иерархией все предельно понятно. Хочу лишь узнать, существует ли возможность организовать мультиканальность в проекте флэт без множественного копирования участка схемы, а использовать sheetsymbol Буду очень признателен, если вспомните) очень надо. Я похоже уже все перепробовал
  3. Мультиканальность в режиме Flat

    Не подскажете как в мультиканалах с единицы начать нумерацию компонентов? Что то у меня не получается без колдовства.
  4. Добрый день! Мне необходимо привести иерархический проект к виду Flat, где межстраничные соединения выполнены при помощи сигнальных портов и они глобальные. Данная структура, как мне кажется, наиболее подходит под требования ЕСКД, особенно то, что после компиляции возле каждого порта появляется номер страницы куда уходит сигнал. С основной частью проблем не возникло. Но проблема возникла после попытки преобразовать ту часть схемы, которая организована как многоканальная, и повторяется на схеме 10 раз. Необходимо внутри каждого канала сохранить нумерацию элементов и не дублировать схемотехнику по количеству каналов. Repeat (Channel,1,10) не помогает, и копирование 10 раз SheetSymbol с ссылкой на канал Channel тоже не работает. Иерархический проект конечно удобен для проектирования, но не соответствует ЕСКД
  5. Индекс канала для Multichannel проекта

    Пока решение такое: не пользоваться командой Репит, а каналы размножать простым копированием, назначив каждому каналу имя с порядковым номером.
  6. Добрый день! Необходимо вывести в отчет BOM отдельной колонкой информацию о принадлежности элементов к определенному каналу. Многоканальность организована с помощью команды Repeat(Lights,1,10). Возможно есть параметр отвечающий за индекс канала, типа $RoomName, как указано в опциях проекта для формирования десигнатора элемента ($Component_$RoomName) Благодарю заранее!
  7. Благодарю, что уделили время! Такого же результата я добиваюсь когда в Hyperlynx v9.4 во вкладке Write Leveling подставляю значения из файла *_autogenerated.txt. Думал это неправильно, и искал проблему в проекте и в IBIS моделях, ведь по сигналам выровнял все задержки до кристалла (on die). Ведь если рассматривать с точки зрения длины дорожки, такие расхождения по времени 186 ps, как например между DQS0/DQS0# и линиями данных D00-D07, соответствуют разнице 26 мм. Мне непонятно откуда берутся эти задержки. В проекте я подбирал опытным путем длину линии DQS0/DQS0# что бы результат моделирования становился положительным, но тогда в режиме InteractiveSimulation наблюдал опережение стробов на соответствующее время относительно данных. И никак не мог понять в чем проблема, то ли в IBIS модели, то ли в алгоритме моделирования DDR Batch Simulation
  8. Модель платы с во вложении. Надеюсь поможет разобраться. v2.1_1.rar
  9. Благодарю! Все же вопрос остается для меня открытым. Проверка DDR Batch simulation для режима Read не проходит, даже если указать в модели Timing_Location Die. Не хватает буквально 20ps для надежного считывания данных, хотя задержки по всем линиям данных выровнены с точностью до 5пс в режиме Run Interactive Simulation. На что можно обратить еще внимание? ВремЕнные модели контроллера и памяти (ddr3_ctl.v и ddr3_dram.v) взял стандартные из пакета Hyperlynx.
  10. Добрый день! Разбираюсь с Hyperlynx 9. Моделирую связку TMS320C6654 и MT41J128M16. В процессе моделирования целостности сигналов DDR3 возникло несколько вопросов: 1. Уровни напряжений при моделировании изменяются от 1,2В до 350мВ, тогда как питающее напряжение микросхем 1.5В. Установка через Setup\Power Suplies не дает результатов, при любых значениях питания диапазон изменения сигналов линии данных от 1.2 -0,35 В. Как изменить диапазон? или он моделью определяется? 2. В результате моделирования выровнял задержки линии данных относительно строба данных до 5ps, но получилось так что физические длины проводников на плате стали отличаться на 2-3 мм, но больше всего удивило то, что в диффпарах DQS0/DQS1 разность длин проводников достигла 2.5мм, и эта разность получилась в расстоянни от пина до кристала в контроллере TMS. При выравнивании длин проводников все таки приоритет необходимо отдавать моделированию? 3. В Режиме Run Interactive Simulation выровнял линии данных относительно строба (пробники установил на Die). Запускаю Run DDR Batch simulation, и получаю результат, в котором проверка по Read не проходит (Hold до -30 ps ). В моделях контроллера ввел параметр Timing_Location Die, и получил результат близкий к положительному, параметр Hold снизился до единиц пикосекунд, но все еще со знаком минус. Некоторые лини данных даже прошли тест. Если в опции Write Leveling учесть сгенерированную задержку по DQS, то результат моделирования получается положительный. Стоит ли доверять DDR Batch simulation?
  11. ActiveRoute

    У меня было такое недавно, связано было с тем что Connection соединял вывод микросхемы на слое ТОП с контактной площадкой слоя БОТ подтягивающего резистора разъема JTAG, при этом сам разъем находился дальше контактной площадки резистора. Проводники должны были развестись в одном слое ТОП, но ActiveRoute не сработал. Пришлось резисторы сместить дальше разъема JTAG, Connections соединились с КП разъема и все заработало. В связи с этим и задавал вопрос недавно о возможности редактирования точек присоединения Connection, но как выяснил позже можно редактировать только для конт.площадок элементов, но не переходных отверстий
  12. ActiveRoute

    Тут либо слои не определены для проведения трасс проводников, либо не предусмотрены переходные отверстия для трассировки в нужном слое.
  13. Analyzing GND...

    Добавлю свои пять копеек. Столкнулся с разводкой достаточно сложной платы... любые операции по перемещению компонентов приводили к огромным задержкам связанным с Analyzing Net... (до 30 - 40 сек) ну ,думаю, тормозит и ладно - плата то сложная(хотя комп то не очень слаб, ОЗУ 16, Core-i5 3.2GHz). Приходилось скрывать неиспользуемые Netы для ускорения работы. Приступил к разводке DDR3 - выровнил линии гармошками. Возникла необходимость переместить разведенный участок в другое место, выделил, переместил. Гармошки остались на месте так как были залочены. Решил их переместить отдельно - выделил, вызвал команду перемещения и тут комп повис...до конца рабочего времени оставалось минут 20, а Альтиум просто повис, кружок вертится вместо курсора мышки и никак не реагирует (а проект не сохранял последние пару часов). Решил не перезагружать комп и дать по возможности завершить операцию, для возможности сохранения проекта - была небольшая надежда. С утра мои надежды оправдались, операция завершилась, проект смог удачно сохранить. Все последующие попытки сдвинуть гармошки приводили к жесткому задумчивому состоянию. Попробовал отдельно двигать, на одну гармошку примерно ушло пару минут. Начал копаться в настройках системы, разбираться с Analyzing Net... для возможности его отключения, но безрезультатно. Попросил как то коллегу открыть мой проект и провести аналогичные операции по перемещению гармошек, у него на компе процедура для всех выделенных гармошек не превысила и пары секунд. Начали разбираться. Оказалось проект он открывал с ССД диска, у меня же проект находился на простом жестком диске. После переноса проекта на системный ССД диск своего компа, процедуры перемещения гармошек так же выполнялись в пределах нескольких секунд. Проанализировали с помощью программы R-Studio что творится в папке проекта и увидели что в процессе работы создаются и удаляются множества файлов и по названию видно что они имеют непосредственное отношение к Net-ам и их классам. То есть идет активная работа с винтом, проект не загружен в ОЗУ. В итоге после переноса проекта на ССД диск системы с программой стало намного приятнее работать. Возможно кому то пригодится эта информация.
  14. Connection (Нитки)

    Оно!!! Класс! Каждый день что то новое)) Спасибо! FromTo Editor не видит Vias к сожалению - позволяет редактировать только пады. Но функция все равно интересная.
  15. Connection (Нитки)

    Как правилами объяснить Альтиму что необходимо соединить пад элемента А и пад элемента Б, но не соединять пад элемента С который стоит ближе к паду элемента А. При этом если пад элемента С находится например на нижнем слое, а пады элементов находятся на топе то функция ActiveRoute не соединит эту цепь. Мне не сложно и вручную проводник кинуть, но вдруг есть функция редактировать соединения. Можно и xSignal использовать для этих целей...