-
Posts
239 -
Joined
-
Last visited
Reputation
0 ОбычныйAbout ZwergNase
-
Rank
Местный
Контакты
-
Сайт
Array
-
ICQ
Array
Информация
-
Город
Array
Recent Profile Visitors
-
Спасибо! Нашлось на ftp
-
Спасибо. А какой путь к нему на ftp? В _Synopsys_я не могу найти.
-
Непонятно только, из какой папки на ftp брать патч для Formality
-
Всем привет, Пытаюсь установить Formality P-2019.03-SP2 из местного ftp. Устанавливаю на Centos 7 через VirtualBox. После установки запускаю: fm_shell -gui Получаю: License Failure (-96) - Not authorized for feature Formality. Что надо дополнительно сделать, чтобы это вылечить?
-
ZwergNase started following SPI через ADUM1441. Не лезет! , повышение частоты clock на verilog and VHDL to Verilog
-
повышение частоты clock на verilog
ZwergNase replied to Вадим Н.'s topic in Языки проектирования на ПЛИС (FPGA)
А вы не пробовали увеличить time unit симуляции? Какой он у вас, кстати? -
2 merge or not 2 merge
ZwergNase replied to Zversky's topic in Среды разработки - обсуждаем САПРы
@des00А почему вы считаете, что sd_clk_reg окажется в выходном триггере? В коде это нельзя назначить вроде бы, а только в qsf. -
Очерёдность событий в systemverilog
ZwergNase replied to Tsegorah's topic in Языки проектирования на ПЛИС (FPGA)
А можно увидеть код, в котором переключается data_valid? Ещё было бы неплохо увидеть клок на времянной диаграмме. Я вот ещё вижу, что у вас на первой диаграмме data меняется по переднему фронту read_ready, а во втором случае - по заднему фронту. Поэтому, неплохо было бы посмотреть что у вас получается на выходах get_sample () в обоих случаях. -
VHDL to Verilog
ZwergNase replied to AnatolySh's topic in Языки проектирования на ПЛИС (FPGA)
Давно хотел познакомиться, но, вот, удастся ли поиграться, особенно в современных условиях? На местном фтп это есть под линукс. Cadence LEC = Cadence Conformal -
VHDL to Verilog
ZwergNase replied to AnatolySh's topic in Языки проектирования на ПЛИС (FPGA)
Для этого есть ещё формальная верификация которая проверяет эквивалентность РТЛ описаний или нетлистов (Cadence LEC, Synopsys Formality). -
Напишите в Минпромторг, а если не ответят - продайте китайцам. Им такое тоже может понадобиться. https://russianelectronics.ru/2022-04-20-czeny/
-
А как определены параметры MBLOCKS и WMBLOCK? Судя по коду, предполагается, что они должны быть связаны как MBLOCKS-1 = 2**WMBLOCK-1, иначе диапазон [MBLOCKS-1:0] будет не соответствовать возможным значениям ba_d и тогда возможно что какие-то блоки udout отвалятся logic [MBLOCKS-1:0][15:0] udout; logic [WMBLOCK-1:0] ba_d; ... assign udata=udout[ba_d];
-
SPI через ADUM1441. Не лезет!
ZwergNase replied to T800's topic in Цифровые схемы, высокоскоростные ЦС
потому что когда передаётся клок 1 МГц то в его периоде как бы два бита - 1 и 0. Получается поток данных 2 Мбит -
SPI через ADUM1441. Не лезет!
ZwergNase replied to T800's topic in Цифровые схемы, высокоскоростные ЦС
А какая скорость по вашему SPI? В даташите вроде бы только до 2 Mбит обещают -
Altera Max10 не включается на холоде
ZwergNase replied to Инженер's topic in Работаем с ПЛИС, области применения, выбор
Ещё может быть, что вам вместо индустриального исполнения подсунули коммерческое, которое работает от 0 до +70 С. У вас есть другие платы с такой же микросхемой? Они работают при минусе? -
Доступ к документации на сайте Xilinx
ZwergNase replied to PorychikKize's topic in Работаем с ПЛИС, области применения, выбор
https://support.xilinx.com/s/article/44043?language=en_US