RedHeadIvan
-
Постов
136 -
Зарегистрирован
Сообщения, опубликованные RedHeadIvan
-
-
-
1 минуту назад, Roman53 сказал:
d:\tmp\DIODFN3_1016X752X312L305X241N>padstack_editor -s R325_256M335_266.SCR
'padstack_editor' is not recognized as an internal or external command,
operable program or batch file.d:\tmp\DIODFN3_1016X752X312L305X241N>padstack_editor -s R592_637M602_647P9XR137_152.SCR
'padstack_editor' is not recognized as an internal or external command,
operable program or batch file.d:\tmp\DIODFN3_1016X752X312L305X241N>allegro -s DIODFN3_1016X752X312L305X241N.SCR
'allegro' is not recognized as an internal or external command,
operable program or batch file.d:\tmp\DIODFN3_1016X752X312L305X241N>pause
Press any key to continue . . .Да, батник не видит исполняемые файлы аллегро. Открываете переменные среды, и в системную переменную PATH добавляете новую строку %CDSROOT%\tools\bin, как тут уже советовали выше
-
Попробуйте в конце батника дописать pause, может удастся увидеть конкретные ошибки
-
29 минут назад, ed8888 сказал:
один и тот же VIA, но в общем на плате - все хорошо, а два которые обведены - без отверстия и соответственно без металлизации...
имеется в виду на готовой плате? на Вашем рисунке сверление показано
-
9 минут назад, Alexbewon сказал:
У меня основная трудность, это незнание с чего начать и откуда выгружать.
Линии PCIe gen3. Есть проблемы с передачей полезного сигнала через несколько плат (опять же, проект не мой). Хотим отдать на сторону промоделировать весь путь, и чтобы не передавать проекты, попросили выгрузить необходимую информацию
Для анализа я бы вам для начала порекомендовал ADS, а конкретно его тул SiPro. Плюс в том, что ADS хорошо дружит с форматом brd, и нужно просто сделать импорт файла, и настройки достаточно просты. Так же на YouTube полно демо-роликов, в которых показаны настройки анализа
Потом уже можно добавить результаты на схему, добавить модели трансиверов, параметры разъемов, кабелей
-
13 минут назад, Alexbewon сказал:
я с CADENCE почти не знаком, обучение-за пандемии перенесли.
Есть проект, из него попросили вынести информацию, а как и что делать, я не знаю, даже не представляю с чего надо начинать. Сами параметры я не получал
Напрямую из Allegro, в принципе, можно попробовать, при помощи Sigrity. Но если у Вас возникают вопросы выгрузки S-параметров из PCB Editor - это вряд ли Ваш путь.
Что за цепи, какие скорости/частоты?
-
32 минуты назад, Alexbewon сказал:
Подскажите, как можно выгрузить S параметры из проекта?
Есть учебник или мануал? Выгружать надо из PCB Editor или откуда?
А Вы их где-то получили, чтобы выгружать? PCB Editor никакого отношения к анализу не имеет
-
alg не предложу, увы, но вроде бы Альтиум может в ODB, попробуйте
-
8 минут назад, Alexbewon сказал:
Вы правильно уточнили, я неправильно в самом начале сказал и соотвественно искал совершенно не то. Возможно ли бекдрилл занести в Стек?
А, собственно, зачем? Само по себе отображение Cross-section ни на что не влияет
Не думаю, что это вообще возможно, потому что бэкдрилл, по идее, это атрибут конкретных VIA
Посмотрите тут, как вообще устроен бэкдрилл в Allegro
-
2 минуты назад, Alexbewon сказал:
Посмотрел, нету и там и там.
значит в проекте никогда и не было глухих, вопрос стоит задать авторам борды
2 минуты назад, Alexbewon сказал:"Manufacture - NC - bacdrill setup"
а зачем вам вообще бэкдрилл? это же разные вещи
3 минуты назад, Alexbewon сказал:Работал в менторе, там на порядок удобнее все =(
это потому, что у Вас нет опыта работы в конкретном САПРе. у меня ровно такие же впечателния от Ментора с его миллионом иконок)
-
Обратите внимание на то, какие именно малейшие движения приводят к этому. Падает с ошибкой или зависает в Busy? Иногда может случиться, что при трассировке он упирается в какой-то констрейн, из-за которого, например, происходит очень жесткое расталкивание, и пока он его не просчитает...
-
-
2 минуты назад, Alexbewon сказал:
Да, в Cross-section.
Проект прислан со стороны, мне нужно его в порядок привести. Пока плохо разбираюсь в Allegro, поэтому пришел за советом. Каким образом добавлялись отверстия, не знаю. Я открыл Cross section, чтобы посмотреть стек и заметил, что глухие отверстия в нем не отображены, хотя гербера выгружают.
Софт 17.4
Пока что 17.4 не пробовал, сижу на 17.2. Возможно, что-то там устроено иначе
В Constraint Manager в разделе Physical нужные via определены?
-
9 минут назад, Alexbewon сказал:
Чтобы на графике в окне отображались?
Вы имеете в виду Cross-section? Как добавляли переходные в проект? Какая версия?
-
13 минут назад, EvilWrecker сказал:
Так профиль не обязательно будет в виде трапеции.
безусловно но какой-то иной аппроксимации не встречал...
14 минут назад, EvilWrecker сказал:Выше гига(1Ghz?) может быть много что с разной близостью к гигу, поэтому планку имеет смысл уточнить. Что насчет шероховатости, опять же, много ли людей умеет настраивать ее и знает чем одна модель от другой отличаются? Не говоря о том как и когда их применять.
вот в тонкости конкретной модели не вдавался, если честно. да и вроде как CST тут особой свободы не предоставляет. для узких полос считаю макросом для толщины скин-слоя эквивалентную проводимость, для широких задаю в модели материала
16 минут назад, EvilWrecker сказал:Я не понимаю смысла(практического) того что изображено на пикче с учетом того, что написано в Notes- а есть полный документ?
но это вряд ли сильно поможет, предыдущий скрин - наиболее информативная часть. смысл был в том, чтобы попытаться учесть при моделировании нюансы выхода из пина микросхемы, чисто ради спортивного интереса
-
19 минут назад, EvilWrecker сказал:
Да передать топологию не проблема- в контексте того поста весь вопрос в стекапе, который настроить "могут не только лишь все, мало кто может это сделать"(с) Из классики: copper expand/extrude, Etch factor, Dk/Df vs frequency. Притом надо сказать что те, кто учел(без игр)шероховатость и(сугубо без "или") профиль проводника в этот список не попали, там видимо уже абы кого-не подпускают близко, по крайней мере стараются. Все перечисленное, повторюсь, то что вижу сам вижу с удивительной частотой.
К слову, какие интерфейсы моделируете в CST, какие скорости?ну трапецию учитывать надо уж совсем на СВЧ, как мне кажется, а шероховатости должны иметь место почти везде выше гига, на мой взгляд. уж больно сильно уползает полоса от идеала
моделирую когда что придется, но в CST в последнее время считал фильтры полосковые с переходными. ну и иногда финишно кусок платы можно посмотреть целиком с разъемом. в ADS смотрю на JESD, пока гигабит до 10
25 минут назад, EvilWrecker сказал:Вот вы и сами подошли к списку других переменных Тут конечно нельзя не отметить колоссальное влияния настроек параметров sweep-а(т.е. сколько случаев придется перебирать),меша и сложность модели, но количество портов это не самая большая беда. Что касается упомянутого анализа с пинами микросхемы, то видимо речь идет о каноничном моделировании канала целиком по максимуму, т.е. включая Die+Substrate+Fanout, тк. просто повесить порты на пины(какие и как?)смысла нет.
как раз задачи залезть в корпус нет. вот так пробовал сделать через Multipin
результаты как-то вообще не впечатлили
-
Опубликовано · Изменено пользователем RedHeadIvan · Пожаловаться
28 минут назад, EvilWrecker сказал:В первую очередь вызывает сомнение правильный сетап, и на абы что а в первую очередь конструкции стека- это часто оказывается непомерной задачей для внезапно многих(чисто субъективное мнение, основанное на личных наблюдениях).
импорт топологии в CST в 3D вопросов никогда особо не вызывал, как и настройка. сходимость модели и измерений очень и очень неплоха
28 минут назад, EvilWrecker сказал:А в чем проблема? Да и кроме количества портов есть много других переменных.
ну, даже при расчете с GPU модельки на десяток-другой миллионов ячеек займут достаточно много времени. если мы говорим не про порт на срезе платы, а где-нибудь к пинам микросхемы прилепляться, то вот тут уже удачного опыта моделирования нет. может, конечно, и в произрастании моих рук проблема, но делал по какому-то из мануалов от CST и получал полный бред. ну а количество портов почти прямопропорцинально увеличивает время расчета, в этом и пролема
28 минут назад, EvilWrecker сказал:А не подскажете где можно почитать этим мнения?
почитать, боюсь, особо негде. но, например, г-н Никеев, представляющий у нас Mentor, утверждает на правах человека, работавшего с ADS не один год, что SiPi привирает, и предлагает моделить в HyperLynx или Siwave, а потом уже собиать систему в схематике ADS
из своего опыта имеются некоторые вопросы к S11, как будто завышает значения. а вот термический анализ порадовал, в принципе
-
С точки зрения линейности импеданса дорожки, выходящие из переходок, должны быть толще. Можно этого не делать, и заводить их между отверстиями, но вроде как Intel не рекомендует такую трассировку, да и между переходками антипад тоже надо учитывать
-
6 часов назад, Oymyacon сказал:
Если же нужно моделировать СВЧ платы, волноводы и антенны до 20-300 ГГц с радиосигналом, то тут нет равных CST Studio. Есть также HFSS, Microwave Office и другие. Они скромнее по цене и возможностям.
Да, точность 3D решателей сомнений не вызывает, но требует колоссальных ресурсов, если хочется запихнуть туда ПП, да еще и с портами больше двух
Чтобы примерно оценить S-параметры платы можно пользоваться SiPi анализом в Advanced Design System. Есть разные мнения насчет его точности, потому что используются приближенные методы, но в целом доверять тулзе и сравнивать результаты на предмет "стало лучше/стало хуже" вполне можно
-
Можно будет обратиться к курсам после двух недель, если я пользуюсь ими сейчас??
-
В 30.03.2020 в 19:38, philipov сказал:
3)Не совсем понятен вопрос
Ну, на ом же видео показан топ Architecture, далее делается push в блок FX_Memory, и мы оказываемся в Logical Design. Не ясно, как устроено это взаимодействие
В 30.03.2020 в 19:38, philipov сказал:4) Для работы с кабелями есть отдельный модуль System Cable Designer
Когда я создаю проект платы в EDM Design Cockpit то начинаю со схемы, и до тех пор, пока я ее не упакую, мне недоступно создание PCB. Как и папка PCB, папка кабельных сборок в дереве проекта присутствует, но создание кабельной сборки недоступно. Какая отправная точка для создания сборки...
В 30.03.2020 в 19:38, philipov сказал:который имеет свою собственную библиотеку
...и о какой именно библиотеке мы говорим? Кажется, на уровне EDM Library Cockpit я не встретил упоминания о кабельных сборках
-
Опубликовано · Изменено пользователем RedHeadIvan · Пожаловаться
Добрый день!
Для минимизации возможных ошибок планируется сделать проект всего устройства при помощи System Designer. В связи с этим сразу возникло несколько вопросов:
1. Существует ли вообще понятие библиотеки на уровне System Designer? Или он берет всю информацию с топа схемного проекта?
2. Для верификации соединений разъемы должны располагаться на топе схемы, но, например, большой разъем бэкплейна занимает слишком много места. На видео ( https://www.youtube.com/watch?v=0sEYenkM8OQ ) к коннекторам подведены сразу шины. Как это сделано?
3. Как должны быть связаны меду собой Architecture и Logical схемы? Если вообще могут быть связаны
4. Какие исходные данные должны быть для создания кабельной сборки? Возможно ли составить их перечень?
-
В 21.03.2020 в 19:43, dlsh сказал:
А можете указать каким образом гербер файлы могут быть вписаны в спецификацию XXX-121 (а как они могут быть показаны в СБ?)? Как что, какой докумет/какая группа? В какой
ГОСТом предусмотрен документ ВДЭ - ведомость электронных документов. Там можно пеечислить гербера и данные сверления/фрезеровки, в примечаниях указав носитель информации.
-
9 минут назад, shunix сказал:
Allegro PCB Designer 16.6
Вопрос по команде Slide. У кого-то есть такое, что часть дорожек не хочет двигать полигоны и соседние дорожки вокруг? Опция Bubble: Shove preffered
Включите Allow DRC
Pcb Library Expert
в Cadence
Опубликовано · Пожаловаться
ну давайте тогда в переменные пользователя добавим, для контроля, так сказать