Jump to content

    

RedHeadIvan

Свой
  • Content Count

    132
  • Joined

  • Last visited

Everything posted by RedHeadIvan


  1. В Вашем случае я бы обратил внимание не на thru pin, а на hole
  2. Вам сами по себе параметры разъема не особо помогут. Вообще понятие "параметры разъема" обычно имеет смысл, например, для скоростных цифровых коннекторов. Если Вас интересует, как повлияет разъем на прохождения сигнала, то надо рисовать переход с него на плату, а уже полученные параметры вставлять в модель
  3. Если Вы откроете эти файлы, то увидите в них в текстовом виде те настройки, с которыми выгружали файлы
  4. Ну Ментор иначе устроен, как же по другому) В какой версии работаете? С какими настройками выгружаете? Собственно, что меня смущает: отсутствие герберов на проводящие слои, а так же формат файлов сверловки. Обычно, если выгружать 274 гербера и excellon сверловки/фрезы, то сначала кучей насыпает все, что относится к слоям, потом контур, потом сверловки в формате drl, все это в сопровождении нескольких txt, в которых указаны настройки, с которыми выгружаются артворки
  5. Какие именно текстовые файлы Вас смущают? Рядом с герберами при выгрузке обычно лежат логи и настройки формата А можно немного подробнее про использование Anti-Etch где-нибудь прочитать? Видел только один пример, когда с помощью него и Route Keepin делали два разделенных шейпа
  6. Абсолютно согласен. У нас ест разработчики "старой закалки", которые рисуют схемы так, что невозможно понять, что там происходит. Более того, иногда схема при выводе на печать вообще меняет смысл Естественно, такие схемы не доходят до нормоконтроля, но формально им приняты могут быть Всегда говорю, что ЕСКД - как пиратский кодекс: это просто свод указаний, а не жёстких законов. Можно создавать свои стандарты на его основе, если есть такая необходимость, искать компромиссы с нормоконтролем, если это необходимо, и всячески трактовать в свою пользу. Но люди почему-то априори относятся к ЕСКД негативно, дескать военка и совок
  7. Не связывайте ЕСКД и читаемость схемы Если человек рисует схемы пятой точкой, то ему никакие послабления в стандартах не помогут
  8. https://www.ema-eda.com/resources/library/multi-board-match-lengths-allegro Как раз то, что Вы ищете
  9. По картинке не особо понятно, что происходит. Оставьте только топ, и покажите, какой именно drc
  10. Не уверен, как именно работает механизм обновления символа, но, возможно, что-то изменится, если обновлять одновременно с Вашим символом и те, что внутри него В качестве решения "на ходу" я бы убирал компонент в сторону от платы, обновлял футпринт, а потом через snap to vertex ставил обратно. Топорно, но должно работать
  11. Боюсь что с этими точками ничего сделать нельзя, они отличают Ваш шейп от замкнутой линии. Просто цвет - это про динамические шейпы Можете в User Prefrences включить no shape fill, но тогда и динамические шейпы будут пустыми
  12. Коллеги, добрый день! А каким образом констрейны паяльной маки связаны с Place Bound? Решил добавить DRC по маске и получил вот такую ошибку Внешний шейп - Place Bound Top, внутренний - Soldermask Top из Package Geometry Второй DRC такой же, только линия вообще из Assembly Top
  13. В меню Color Dialog можно настроить нужный цвет и паттерн для любых шейпов
  14. Боюсь что без обновления до версии, содержащей Canvas 3D, отключить один компонент или запретить отображение Place Bound не получится. Можете попробовать просто удалить шейп этого класса, но решение так себе
  15. Как оказалось, я немного Вас запутал. Оформляется не один документ на комплект КД, а на уровне стандарта предприятия создан документ, как-бы дополняющий ГОСТ, распространяющийся на "электрические принципиальные схемы, выполненные с помощью систем автоматизированного проектирования (САПР) на ЭВМ". В частности, в нем вводится понятие иерархии, требования к УГО блока, а так же изображению пинов различных типов. Так же там есть требование по указанию "адреса" листа в иерархии вида БЛОК_1/ПОДБЛОК_M/.../ПОДБЛОК_N. Какие-либо нюансы по перечню не оговорены Насчет людей в погонах не скажу, но думаю, что в Вашем случае этот вопрос надо было поднять до того, как начать иерархическую схему не имея договоренностей хотя бы со своим нормоконтролем. С Capture я не работаю, а на работе вообще все в Менторе, так что тут разе что в общих чертах могу предложить проводить нумерацию компонентов с суффиксами/префиксами относительно страницы. Как раз компоненты внутри блока будут обозначены по разном и можно будет без труда делить их в перечне.
  16. В Вашем случае много зависит от предпочтений самого нормоконтроля, насколько принципиально он настаивает на подобном делении У нас в перечнях нету группировки элементов, не смотря на иерархию схемы, но при этом оформляется дополнительно документ, "описывающий" иерархию Сейчас не скажу, что именно в нем содержится, но, если вопрос ещё актуален, могу уточнить
  17. Да, настройка включена не была. Теперь действительно получается переопределить правила, большое спасибо) Правда, есть маленький нюанс - переход не резкий, радиус скругления соответствует зазору из переопределяемых правил,поэтому размеры региона надо увеличивать на величину этого радиуса. Сначала нарисовал регион четко по границам микросхемы и почти ничего не поменялось. Из приведенного Вами рисунка это, кстати, тоже можно заметить.
  18. такая настройка переопределит зазоры для всех дорожек, а не только для СВЧ-тракта тогда уж проще Cavity рисовать вдоль нужных линий ну или статик шейп под микросхемы и гасить тонну DRC Да, как раз думал попробовать Регион-Класс как-то поковырять... Жаль. Полагаю, привязку констрейн сета не к классу а к группе тоже не даст результата?
  19. Возможно, я плохо смотрю, но Define не смог найти. Мы точно про PCB Designer говорим? И разве это не то же самое, что задать Constraint Region?
  20. Можете, если речь об HDL, сделать посадочник с 4 пинами, а при создании компонента объединить соответствующие пины при помощи PACK_SHORT или шиной. Правда, в первом случае придется два лишних пина "прятать" в УГО. А на схеме поставьте звёздочку рядом с позицией и укажите, что подбирается при регулировании
  21. Странность в том, что Вы все равно будете соединять на плате эти пины, и скорее всего - шейпом. На плате что пины - медь, что топология - медь. Так зачем вообще делать один пин. Вы же не делаете один пин, если у Вас, например, несколько земель на микросхеме? Посадочник, он как пиратский кодекс - это просто свод указаний, а не жестких законов) Я, например, недавно делал компонент испульсника от AD, так там вообще размерная цепь не сходится...
  22. На посадочнике можете нарисовать два пина, и вокруг нарисуйте шейп. Ну, если не хотите каждый раз уже в проекте этот шейп добавлять Странный вопрос, если честно
  23. Здравствуйте, коллеги! В проекте создан NetClass для RF цепей, с необходимым импедансом и зазором копланара (заливка динамическим шейпом земли по всей плате) При подключении к микросхеме ширины дорожек и отступ Line-Shape при помощи Constraint Region переопределить не удалось, хотя мне казалось, что класс имеет более низкий приоритет. Есть ли еще какие-нибудь варианты решения вопроса без применения статик шейпов?
  24. Ну, создаете гербер со слоем cutout, экспортируете. А затем .art файл втягиваете в нужный проект на нужный слой
  25. Ну, можно через Manufacture->Create artwotk скопировать все, что необходимо, и импортнуть соответственно artwork