Jump to content

    

RedHeadIvan

Свой
  • Content Count

    132
  • Joined

  • Last visited

Everything posted by RedHeadIvan


  1. в какую path добавили? список маловат, предположу что в переменные пользователя. а надо в системные
  2. Да, батник не видит исполняемые файлы аллегро. Открываете переменные среды, и в системную переменную PATH добавляете новую строку %CDSROOT%\tools\bin, как тут уже советовали выше
  3. Попробуйте в конце батника дописать pause, может удастся увидеть конкретные ошибки
  4. имеется в виду на готовой плате? на Вашем рисунке сверление показано
  5. Для анализа я бы вам для начала порекомендовал ADS, а конкретно его тул SiPro. Плюс в том, что ADS хорошо дружит с форматом brd, и нужно просто сделать импорт файла, и настройки достаточно просты. Так же на YouTube полно демо-роликов, в которых показаны настройки анализа Потом уже можно добавить результаты на схему, добавить модели трансиверов, параметры разъемов, кабелей
  6. Напрямую из Allegro, в принципе, можно попробовать, при помощи Sigrity. Но если у Вас возникают вопросы выгрузки S-параметров из PCB Editor - это вряд ли Ваш путь. Что за цепи, какие скорости/частоты?
  7. А Вы их где-то получили, чтобы выгружать? PCB Editor никакого отношения к анализу не имеет
  8. alg не предложу, увы, но вроде бы Альтиум может в ODB, попробуйте brd_odb_v7.tgz
  9. А, собственно, зачем? Само по себе отображение Cross-section ни на что не влияет Не думаю, что это вообще возможно, потому что бэкдрилл, по идее, это атрибут конкретных VIA Посмотрите тут, как вообще устроен бэкдрилл в Allegro
  10. значит в проекте никогда и не было глухих, вопрос стоит задать авторам борды а зачем вам вообще бэкдрилл? это же разные вещи это потому, что у Вас нет опыта работы в конкретном САПРе. у меня ровно такие же впечателния от Ментора с его миллионом иконок)
  11. Обратите внимание на то, какие именно малейшие движения приводят к этому. Падает с ошибкой или зависает в Busy? Иногда может случиться, что при трассировке он упирается в какой-то констрейн, из-за которого, например, происходит очень жесткое расталкивание, и пока он его не просчитает...
  12. Ну эта запись в данном случае особого смысла не имеет. Собственно, определение несквозной переходки состоит из двух частей Раз И два
  13. Пока что 17.4 не пробовал, сижу на 17.2. Возможно, что-то там устроено иначе В Constraint Manager в разделе Physical нужные via определены?
  14. Вы имеете в виду Cross-section? Как добавляли переходные в проект? Какая версия?
  15. безусловно но какой-то иной аппроксимации не встречал... вот в тонкости конкретной модели не вдавался, если честно. да и вроде как CST тут особой свободы не предоставляет. для узких полос считаю макросом для толщины скин-слоя эквивалентную проводимость, для широких задаю в модели материала тыц но это вряд ли сильно поможет, предыдущий скрин - наиболее информативная часть. смысл был в том, чтобы попытаться учесть при моделировании нюансы выхода из пина микросхемы, чисто ради спортивного интереса
  16. ну трапецию учитывать надо уж совсем на СВЧ, как мне кажется, а шероховатости должны иметь место почти везде выше гига, на мой взгляд. уж больно сильно уползает полоса от идеала моделирую когда что придется, но в CST в последнее время считал фильтры полосковые с переходными. ну и иногда финишно кусок платы можно посмотреть целиком с разъемом. в ADS смотрю на JESD, пока гигабит до 10 как раз задачи залезть в корпус нет. вот так пробовал сделать через Multipin результаты как-то вообще не впечатлили
  17. импорт топологии в CST в 3D вопросов никогда особо не вызывал, как и настройка. сходимость модели и измерений очень и очень неплоха ну, даже при расчете с GPU модельки на десяток-другой миллионов ячеек займут достаточно много времени. если мы говорим не про порт на срезе платы, а где-нибудь к пинам микросхемы прилепляться, то вот тут уже удачного опыта моделирования нет. может, конечно, и в произрастании моих рук проблема, но делал по какому-то из мануалов от CST и получал полный бред. ну а количество портов почти прямопропорцинально увеличивает время расчета, в этом и пролема почитать, боюсь, особо негде. но, например, г-н Никеев, представляющий у нас Mentor, утверждает на правах человека, работавшего с ADS не один год, что SiPi привирает, и предлагает моделить в HyperLynx или Siwave, а потом уже собиать систему в схематике ADS из своего опыта имеются некоторые вопросы к S11, как будто завышает значения. а вот термический анализ порадовал, в принципе
  18. С точки зрения линейности импеданса дорожки, выходящие из переходок, должны быть толще. Можно этого не делать, и заводить их между отверстиями, но вроде как Intel не рекомендует такую трассировку, да и между переходками антипад тоже надо учитывать
  19. Да, точность 3D решателей сомнений не вызывает, но требует колоссальных ресурсов, если хочется запихнуть туда ПП, да еще и с портами больше двух Чтобы примерно оценить S-параметры платы можно пользоваться SiPi анализом в Advanced Design System. Есть разные мнения насчет его точности, потому что используются приближенные методы, но в целом доверять тулзе и сравнивать результаты на предмет "стало лучше/стало хуже" вполне можно
  20. Можно будет обратиться к курсам после двух недель, если я пользуюсь ими сейчас??
  21. Ну, на ом же видео показан топ Architecture, далее делается push в блок FX_Memory, и мы оказываемся в Logical Design. Не ясно, как устроено это взаимодействие Когда я создаю проект платы в EDM Design Cockpit то начинаю со схемы, и до тех пор, пока я ее не упакую, мне недоступно создание PCB. Как и папка PCB, папка кабельных сборок в дереве проекта присутствует, но создание кабельной сборки недоступно. Какая отправная точка для создания сборки... ...и о какой именно библиотеке мы говорим? Кажется, на уровне EDM Library Cockpit я не встретил упоминания о кабельных сборках
  22. Добрый день! Для минимизации возможных ошибок планируется сделать проект всего устройства при помощи System Designer. В связи с этим сразу возникло несколько вопросов: 1. Существует ли вообще понятие библиотеки на уровне System Designer? Или он берет всю информацию с топа схемного проекта? 2. Для верификации соединений разъемы должны располагаться на топе схемы, но, например, большой разъем бэкплейна занимает слишком много места. На видео ( https://www.youtube.com/watch?v=0sEYenkM8OQ ) к коннекторам подведены сразу шины. Как это сделано? 3. Как должны быть связаны меду собой Architecture и Logical схемы? Если вообще могут быть связаны 4. Какие исходные данные должны быть для создания кабельной сборки? Возможно ли составить их перечень?
  23. ГОСТом предусмотрен документ ВДЭ - ведомость электронных документов. Там можно пеечислить гербера и данные сверления/фрезеровки, в примечаниях указав носитель информации.
  24. А в чем проблема ручной правки? Не обязательно же тыкать в каждое переходное и ему выставлять Ignore. Выделите через Query, например, да и отредактируйте у всех сразу. Кстати, не уверен, что у Mechanical имеет смысл Pad Suppression