Jump to content

    

petrov

Свой
  • Content Count

    2324
  • Joined

  • Last visited

Community Reputation

0 Обычный

About petrov

  • Rank
    Гуру

Контакты

  • Сайт
    http://
  • ICQ
    0

Информация

  • Город
    Balakhna

Recent Profile Visitors

5307 profile views
  1. Мур Всё применимо, предайте только 1 бит, и у видите хвосты от сглаженных последовательностей, которые перекрываются, когда эти последовательности передаются сплошным потоком, разумеется коррелятор должен интегрировать всю передаваемую двухчиповую сглаженную последовательность, и возможно даже больше, если например требуется обеспечить хорошее подавление по соседнему каналу. В общем рано приёмники делать, надо разобраться сболее простыми кирпичиками, коррелятором, согласованным фильтром, переносом частоты и т. п.
  2. Мур НЕТ никакой " последовательность -1,1 , либо 1,-1" ! Сигнал аналоговый, больше похож на синусоиду(когда код не меняется). Есть, просто чипы в последовательностях сглажены, значит такие сглаженные последовательности вы должны подавать на коррелятор с локального генератора, и соответственно интегратор должен суммировать по всей двухчиповой последовотельности с учётом затянутости от сглаживания. У вас на каждый бит передаваемый должен быть свой коррелятор, который работает в момент прихода двухчиповой сглаженной последовательности соответствующей этому биту. Если коррелятор закончил интегрирование одной последовательности, можно его повторно использовать для другой после сброса интегратора.
  3. Никакого противоречия, они и известны и были указаны, либо последовательность -1,1 передаётся, либо 1,-1, за пределами этит двух чипов они равны нулю, никакого смысла интегрировать ноль нет.
  4. Всё же стоит чётче вопросы формулировать, на такие наборы слов невозможно что-либо вразумительное ответить.
  5. Хорошо, будем гадать. Возьмём видеосигнал манчестерский код с прямоугольными импульсами. Биты информации передаются противоположными конечными последовательностями S1 -1,1 и S2 1,-1, интегратор в корреляторе интегрирует конечное время в течение последовательности.
  6. Мур Как раз S не ограничен, потому как периодичен. Так рассказывайте подробнее, чтобы не гадали люди, в изначальном посте можно всё что угодно предполагать, книги не хватить расписать все возможные варианты.
  7. интуитивно подозреваю, что нужно чтобы 2 точки были правее и 2 точки левее Именно, для точек посередине линии задержки больше всего информации для интерполяции. Использовал только с оптимальным диапазоном 0..1. не могли бы Вы привести ссылку, на модель в которой нет ошибки? Таких нет, во всех какие-то ошибки. :) Посмотрите более поздние. https://electronix.ru/forum/index.php?app=forums&module=forums&controller=topic&id=23652&page=11&tab=comments#comment-1366022
  8. Как по мне, так с ModelSim гораздо продуктивнее иметь дело, поскольку можно видеть всю реализацию во времени. Пока всё это довольно бестолково выглядит, до продуктивного использования надо добраться.
  9. Там ошибка, оптимальный диапазон mu 0..1 -> z^-2..z^-1. Еще вопрос, почему в некоторых схемах petrov'а в сумматоре кое где к timing_error прибавляется 1ца, а кое где из 1цы ошибка вычитается? Значит где-то в другом месте петли наоборот вычитается, а кое-где прибавляется, не принципиально это.
  10. Не работает и в 2016b. Дело не в матлабе. Гораздо конструктивнее будет сказать описание какой элементарной цифровой схемы вызывает затруднение.
  11. Методичка эта не нужна, 2018b открыть не могу, 2016b только, то что на скрине, так не делается. Можно разобрать как описывать элементрные цифровые схемы, из которых делается всё, не обязательно для этого полноценный проект выдумывать.
  12. Можно здесь на примерах какие-то элементарные конструкции разобрать.
  13. RobFPGA Увы, пока еще основными языками разработки для FPGA есть Verilog, SV, VHDL, которые напрямую позволяют получить бинарник для FPGA в компилляторах вендеров. И эти языки не ассемблер (попробуете-ка на гейт-уровне FFT нарисовать ), а очень даже FPGA-шный аналог C и местами даже C++. Через С и HDL надо продираться, чтобы FFT и подобное сделать, там ничего нет для понимания и отладки задачи, китайский язык мешающий, никакого окружения, в котором алгоритм живёт. В симулинке модель плавно конкретизируется до RTL, отлаживается там же сравнением с несинтезируемым исходным алгоритмом, на выходе читаемый HDL, сразу готовый для заливки в FPGA, без ада HDL и HDL симуляторов.
  14. Декодер Витерби

    Michael358 Не разберусь, как правильно нормализовывать метрики. Допустим, всегда передаются нули. Тогда метрика нулевого состояния декодера всегда будет равна нулю, а остальные метрики будут постоянно увеличиваться. И если вычитать минимальную метрику (т.е. ноль) из всех, то переполнения метрик не избежать. Можно накапливать метрики путей с коэффициентом меньше, но близким к 1. Разница буквально такая же, как между интегратором и ФНЧ на постоянной составляющей, интегратор имеет бесконечный коэффициент передачи на нулевой частоте, ФНЧ конечный, и переполнений можно избежать.