Jump to content

    

ezk13

Участник
  • Content Count

    24
  • Joined

  • Last visited

Community Reputation

0 Обычный

About ezk13

  • Rank
    Участник
  1. Спасибо, буду копать в этом направлении
  2. Подскажите, как убрать мелкие фрагменты кусков трасс при дифференциальной трассировке (и не только)? Вместо того, что бы создать прямые линии под 45 градусов лейаут накручивает кучу ненужных изгибов. Хотелось бы: А так сейчас:
  3. А если выделить контактные площадки(КП), создать фаноуты, то между КП и переходным отверстием трасса будет шириной, указанной в пользовательской схеме или по схеме мастера?
  4. Никак не могу победить Rule Area заданную в CES. Делаю всё стандартно, по гайдам и мануалам, но что-то не выходит. Задача тривиальная: сделать область правил для BGA. Создаю схему в CES, меняю в ней, скажем, толщину трасс, далее импорт в топологию. Затем рисую область и BGA Fanouts ... В итоге, он всё равно рисует трассу от шарика до переходного отверстия такой толщины, которая задана в Schemes -> Master, а должен Schemes -> Fine_Pitch_BGA_Area Подскажите, где косяк? версия VX.2.1
  5. Благодарю! Я жмакал основную строчку в иерархии :twak:
  6. fill, подскажите пожалуйста: есть готовая электрическая схема с ПЛИС, хочу распутать цепи приходящие от ПЛИС к шинам ЦАП и АЦП в xDx I/O Designer перед трассировкой. Возможен ли маршрут xDx Designer -> экспорт в xDx I/O Designer -> оптимизация, экспорт обратно xDx Designer -> xPCB и т.д. без использования HDL & XDC файлов, чисто импорт сигналов из дизайнера? Поковырял Import в I/O, ни в какую. Похоже, что он может импортировать путём import -> constraint manager costraints, но пишет в консоле что всё импортировано, но на деле сигналов никаких нет. # importdesign -idx -toplevel 2M-DES_r0 -mapfile 2MDES_r0 -oatfile 2M-DES_r0 -cddbfile 2M-DES_r0 -refdes DD2 -vendor xilinx -tool {vivado 2016.2} -family artix-7 -device 7a200t -package fbg484 -import_only_assignments -wizard путь/проект.prj {{} {} pcb signals_from_nets default_lib} A pin 'A1' is connected to the electrical net 'ADC_DQd_N0' in the Constraint Manager, but has no equivalent signal in the xDX I/O Designer. A pin 'A11' is connected to the electrical net 'GND' in the Constraint Manager, but has no equivalent signal in the xDX I/O Designer. ... The constraints has been successfully imported. При синхронизации пишет, что всё у него Match и никаких изменений. В чём может быть дело и как правильно делать экспорт в IOD из xDxD?
  7. Подскажите пожалуйста, сделал себе рамку A1 для сборочного чертежа путём импорта dxf-файла автокада в cell editor, присвоил пользовательский слой Fab_titleblock1. Но в редакторе топологии моего проекта этой рамки нет, собственно я сделал ради эксперимента импорт рамки из тренинга, но и этой рамки тоже не оказалось в проекте. Что я упускаю? Я помню, что мне это как-то удавалось, но к сожалению я потёр старый файлы с компьютера :twak:
  8. чёрная магия, благодарю Вас!
  9. А можно поподробней, чего-то не работает. Пробовал двумя способами: вручную, через Tools > Types Compatibility и через консоль: changetypescompatibilities -set GND AnalogGND и assign_special GND K9. В строке пин K9 нет сигнала GND.
  10. Вопрос: а можно ли, в xDX I/O Designer комбинировать сигналы ПЛИС c типом CONFIG, например с питанием. Или питание разных частей ПЛИС между собой, то же самое относится и к земле. Пример 1: мне нужно закоротить конфигурационный пин, скажем M0 на землю (GND). Я могу это сделать через последовательный резистор, и тогда вопросов нет, как эта часть (от ПЛИС к резистору) обзовётся меня не волнует. А вот что бы напрямую подключить пин к земле, мне нужно объявить его сигналом GND. Но я не могу этого сделать из-за конфликта. Или для этого предусмотрен какой-то более простой способ? Пример 2: У меня есть цепи питание ПЛИС, которые мне бы хотелось объединить между собой, например питание трансиверов MGTAVСС и питание ядра ПЛИС VCCINT от +1 В. Но в один сигнал они ну никак не хотят впихиваться. Аналогично земле, зачем создавать разные сигналы для земли, например для встроенного АЦП, если я его не использую и т.д. Я так понимаю для питания надо редактировать настройку PCB Signal Generation? Из чистого любопытства я переименовал землю АЦП AnalogGND в просто GND, но она по прежнему не хочет добавляться в общий сигнал GND
  11. Дело в том, что у меня уже есть готовый компонент ПЛИС, который уже задействован в проекте. В этом компоненте, есть символ ПЛИС, который я создал из CSV-файла Xilinx. Мне бы хотелось использовать именно свой символ, т.к. я уже создал связи в проекте и мне не хочется заново выравнивать, редактировать УГО, а потом опять соединять его в схеме. Может стоит добавить какие-то дополнительные переменные в символ? У вас он видится из xDX IO Designer'а? В Символах? Хотелось бы пользоваться этой функцией раз она доступна из IO Desiigner'а. Попробую!