Jump to content

    

moon333

Участник
  • Content Count

    110
  • Joined

  • Last visited

Community Reputation

0 Обычный

About moon333

  • Rank
    Частый гость
  • Birthday 08/10/1993

Контакты

  • Сайт
    Array
  • ICQ
    Array

Информация

  • Город
    Array

Recent Profile Visitors

3589 profile views
  1. Так у Вас на скрине стоит "Diferents Nets only". Нужно сделать как на моём скриншоте или Any Net
  2. Сделайте вот так: Так же покажите приоритет правил.
  3. Честно говоря, 70МГц не очень большая частота, чтобы было существенное затухание на 70МГц. Но тем не менее, для передачи слабого аналогового сигнала это должен быть или экранированный жгут, или коаксиальный кабель. Допустим если использовать коаксиал, тогда на плату можно применить что ни будь типа этого: https://www.digikey.com/en/products/detail/adam-tech/RF2-04A-T-00-50-G/9830588 Для всего остального можно применить так называемые разъёмы "общего назначении" : https://www.digikey.com/en/products/filter/rectangular-connectors-headers-male-pins/314 Ну например: https://www.digikey.com/en/products/detail/molex/0022232061/26675 https://www.digikey.com/en/products/detail/molex/0022111031/403356 Вообще разъёмов существует масса, и многие из них Вам подойдут. Полазите по https://www.digikey.com/ повыбирайте.
  4. Нет, не очевидно. Открыл я схему, на питание ядра (VCCINT_FPGA) нет никакой ферритовый бусины. Тот участок схемы который Вы привели, это вообще для питания Ethernet GbE PHY.
  5. Тут всё таки речь идёт о проектах с ПЛИС. Там нормируется импеданс от частоты, при чём чётко нормируется область, где импеданс имеет резистивный характер(помеха рассеивается в тепло). Поэтому если правильно подобрать ferrite bead, будет вам хороший фильтр.
  6. Вы уверены что тут между выходом DC/DC и питанием ядра стоит ferrite bead? Из приведённого Вами участка схемы этого не видно.
  7. Design Rule Check. https://google.gik-team.com/?q=DRC+Altium Идея в том, что перед началом трассировки ты себя ограничиваешь правилами (зазоры, отступы и тд). Правила задаёшь исходя из возможностей завода. Разумеется в конце проверяешь, не нарушил ли ты собственные правила проектирования.
  8. Спорно. Что то я не видел ни разу, чтобы на питание ядра ставили ferrite bead. А для питание аналоговой части, речь об PDN обычно не встаёт из за низких токов потребления.
  9. в 3D режиме в окне View Cofiguration Ещё, так же в 3D режиме, можно пощёлкать тут:
  10. Перезаливать полигон после подключения пробовали? Выделить полигон->ПКМ ->Polugon Action->Repour Selected.
  11. Из любопытства ради. Имеется ввиду, что размер площадок 0402 практически равен ширине дорожки? И в таком случаем на TDR мы сильных всплесков не увидим?
  12. Делают, и даже очень часто. Причин много: набрать нужную ёмкость, снизить суммарный ESL, создать нужны профиль импеданса в частотном диапазоне, чтобы разместить около каждого вывода питания по конденсатору.
  13. В окне Properties есть раздел "Board information". Там показано, сколько всего цепей, и сколько из них не разведено.
  14. Здравствуйте! Такой вопрос, в мануалах везде читаю, что для stripline(или microstrip) опорным слоем может быть не только ground plane, но и power plane. Собственно у меня возникло пару вопросов: 1. Правильно ли я понимаю, чтобы так считать эти слои должны иметь хорошую емкостную связь во всем частотном спектре сигнала, как минимум в местах передатчика и приёмника? Часто такую связь обеспечивает конденсаторы развязки по питанию. 2. Если первое верно, то для обычных MLCC конденсаторов, которые ставятся по питанию, частота собственно резонанса лежит в диапазоне 10-300MHz(в зависимости от типо-размера и номинала) и тогда для условного сигнала в 1GHz power plane уже не будет опорным слоем? И тут есть исключения, т.к. существует емкостная связь на уровне платы, но оценивать данную связь за частую не так просто(по крайней мере без моделирования) и поэтому если есть по возможности слой питания не делать опорным? Товарищи, правильно ли я рассуждаю? Или есть серьёзные огрехи в рассуждениях?