Перейти к содержанию

    

TurkinDV

Участник
  • Публикаций

    9
  • Зарегистрирован

  • Посещение

Репутация

0 Обычный
  1. Цитата(VCO @ Dec 20 2017, 20:28) У меня всё открылось, но работаю пока только на VHDL. за сколько сделаешь на VHDL? и сколько по времени займет ? Цитата(aag @ Dec 22 2017, 07:54) курсовая что ли? типа того
  2. Необходимо написать код на verilog по временным диаграммам Цена договорная
  3. Цитата(iosifk @ Dec 18 2017, 09:59) Кому "необходимо"? Вам или нам? Если хотите научиться, то могу рассказать как это делается. Мне, но мой основной вид деятельности совсем другой, поэтому если Вы можете мне помочь и это не займет много Вашего времени , написать этот код, то я готов заплатить символическую плату. Но так же я готов учиться, если сможете обьяснить .
  4. Друзья, я являюсь днищем в этой сфере, поэтому опять прошу вашей помощи Необходимо написать код , желательно, на verilog по временным диаграммам , или любым другим способом главное что бы из него можно было сделать symbol и соединять с другими блоками. На схеме это детектор каналов .
  5. Всем привет, передо мной встала задача, написать на верилоге декодер 10 в 8 , на фотках представлены данные о его работе, у меня проблема , что я головой понимаю как это должно выглядить, что и где должно быть, но написать не могу практики давно не было , а было ее совсем не много все равно, помогите ПЛИЗЗЗ)
  6. Кто может помочь или выполнить(желательно) это задание? Сам сколько не пытался реализовать ,не удалось,мало опыта. Разработка схемы вычисления Sin(x) Блок должен выдавать значение функции Sin(x). Разрядность входных данных и результата следующая: a) Вход 8 разрядов, выход 8 разрядов Вход 4 разряда, выход 16 разрядов c) Вход 16 разрядов, выход 4 разряда
  7. verilog

    Цитата(pav2051 @ Oct 1 2015, 13:21) Для задания разрядности входных портов модуля можно поступить следующим образом: Кодmodule my_module(in1, in2, out); parameter PAR_IN1 = 8;    // Описываем параметры и задаем значения по умолчанию parameter PAR_IN2 = 8; input [PAR_IN1-1:0] in1;    // Описываем входные порты и указываем их разрядность input [PAR_IN2-1:0] in2; ... endmodule Теперь при создании инстанса этого модуля можно переопределить заданные по умолчанию значения (переопределяемые параметры и их значения указываются в скобках после символа #): Кодmy_module #(.PAR_IN1(4), .PAR_IN2(12)) inst0(.in1(in1), .in2(in2), .out(out)); спасибо большое,помог ,слушай у меня это АЛУ ,нужно написать тестовые программы ,можешь обьяснить как это делать??
  8. verilog

    Всем привет! Друзья,подскажите новичку ,пожалуйста, у меня на входе два операнда, как их описать ,чтобы их разрядность была параметризуема? verilog