def_rain

Пробовал, не помогло... Здесь не понял о чем речь, уточните, пожалуйста. Верно. Это я для примера показал, в этом месте и не обязателен такой отступ. Просто на плате есть вывода thru pin для разъемов с напряжением до 1кВ. Вот как раз там нежен большой отступ от всего. PS Я в своем первом посте снизу сделал приписку с еще обнаруженными нюансами этого глюка.

Здравствуйте. Ситуация следующая: Есть компонент с выводом thru pin. Этот вывод подключается с помощью дорожки. Нужно сделать отступ от него всех полигонов с другими net-ами во всех слоях. Чтобы в радиусе 4 мм не было ничего. Как я понимаю это св-во DYN_CLEARANCE_OVERSIZE_ARRAY. Применяю его к нужному выводу компонента (вывод PWM на фото). В итоге какие то полигоны сделали отступ от пина, а какие то нет. См. фото 1 Вот что интересно, те полигоны которые не сделали отступ(не сработало св-во DYN_CLEARANCE_OVERSIZE), начинают реагировать и подчиняться этому св-ву только в том случае если граница этого полигона начинает пересекать контактную площадку(вывод), для которой я установил DYN_CLEARANCE_OVERSIZE. Меня это не устраивает. См. фото 2 Кто нибудь может объяснить в чем проблема? Вот еще что было мною замечено: 1. Данный глюк присутствует на всех полигонах и на выводах любого компонента. Это не глюк какого то конкретно вывода или полигона. 2. если компонент для пина которого которого заглючило это св-во (клиренс) немного подвинуть командой move (хоть на сотую миллиметра), то клиренс до полигона у этого пина сразу работает как нужно. Т.е. св-во начинает работать. 3 Однако, если даже св-во и начало работать(для конкретного полигона, после того как я подвигал компонент), стоить хоть немного отредактировать этот полигон и Клиренс для пина снова начинает глючить. Т.е. можно сделать вывод как будто Клиренс не обновляется для полигона.

У нас тоже на тех компах на которых прошло большое обновление Вин10 стали тормозить иконки при прорисовке.

Прочитайте здесь как я решил проблему с 3Д моделями: https://electronix.ru/forum/index.php?showtopic=143763

Да, наверно так и есть! Что то я не обратил внимание на это...

Здравствуйте. Есть изолированный DC/DC преобразователь ADUM5010ARSZ. Он сделан по технологии isoPower и iCoupler 2.5кВ. Напряжение на его изолированном выходе задается делителем от 3.15 V to 5.25 V. Из Datasheet: Есть еще отдельно Evaluation Board User Guide UG-487 для этого ADUM5010,в котором стоит подстроечный резистор для ручной регулировки Viso. Однако я наткнулся еще на одну схему, где этот делитель зачем то дублируется два раза, разделенный ферритовыми бусинами. Это схема для EVAL-CN0376-SDPZ. Если посмотреть трассировку этой платы, там сделан сшивающий конденсатор по технологии перекрытия опорных полигонов первичной и вторичной(изолированной) стороны. Ферриты Е8 и Е9 разделяют грязную землю и питание ADUM5010 от основных полигонов GND и VDD. Не могу понять в чем здесь смысл делать два одинаковых делителя разделенных ферритами (выделил желтым на схеме)?

В некоторых случаях это поможет. Но это костыль получается, какие то площадки ортогонально, какие то диагонально... Интересно докопаться до сути проблемы, понять возможно ли регулировать как то этот нахлёст? По фото видно, что перемычкам не обязательно так глубоко в полигон заходить, там еще приличное расстояние от края полигона до начала скругления кончиков перемычек.

Здравствуйте. Ситуация следующая: На плате TOP залит полигоном земли, к этому полигону нужно подключить с помощью терморельефа земляную площадку SMD 0402 конденсатора. Перемычки делаю толщиной 0.4мм. Однако, есть проблема с нижним конденсатором C142 (см.фото1), из-за того что толщина перемычки довольно большая, он не может подключиться к узенькому перешейку земляного полигона между R109 и самим C142(см.фото2). В Аллегро есть такой нюанс, что чем толще перемычка термобарьера, тем больше для нее должен быть нахлест на соответствующий полигон(см.фото2). Но в моем случае перешеек узкий и для того чтобы терморельеф нормально подключился приходится уменьшать толщину перемычки свойством Dyn_Fixed_Therm_Width_Array до значения 0.3мм(см.фото2). Подскажите, пожалуйста, может быть есть какой то способ контролировать нахлёст перемычки терморельефа на полигон? Чтобы я смог подключить перемычку 0.4мм к узкому перешейку. На фото 3 показал разницу в нахлесте между перемычкой 0.3 и 0.4мм Фото1 Фото2 Фото3 PS Тип подключения Full contact не рассматриваю, интересует как сделать на терморельефе.

А вы этот файлик как то сгенерировали? Это выглядит как библиотека из четырех конденсаторов. У меня немного другая ситуация... S параметры к конденсаторам, резисторам и индуктивности я могу подключить, т.к. это стандартные библиотечные компоненты для Сигрити. Делаю это так: Допустим есть конденсатор для которого есть только S-параметры. В Project Library - Add Model - заполняю в ручную параметры для данного конденсатора в соответствии с даташит (см. фото выделил желтым строку с этими параметрами). Далее, Edit SPACE... - в открывшемся окне Edit Circuit Definition нажимаю Import snp - выбираю файлик *.s2p S параметры добавляются в Definition в виде дополнительной строки с моделью и путём к неё (см.фото, выделил эту строку желтым) Теперь эту модель можно подключить к конденсатору через Browse Model. Не уверен в правильности этого способа... Поправьте если что. Однако в моем случае нужно прикрепить S параметры к ферритовой бусинке. Вот это я не понимаю... Как Вы сказали, можно сделать не на уровне библиотеке а сразу в Definition - через Edit Правильно ли я понял, что для этого мне нужно в Definition просто указать путь к файлу *.s2p для данной ферритовой бусины ? И после этого можно считать что s параметры подключены к бусине?

Спасибо за ответ, Вы мне помогли! 1. Вы имеете в виду чтобы номер вывода в модели компонента в столбце Ckt Node соответствовал номеру вывода в столбце Layout Node самой трассировке (cм. фото)? На фото я стрелочками показал это место. То о чем вы пишете проверяется здесь? Позвольте еще задать вопросы... 2. Я имею конденсатор, для него существуют S-параметры файл .s2p, но по мимо этого еще есть как я понимаю SPICE модель (.mod). На фото ниже соответственно слева и справа открыл их в блакноте. Скажите какие модели в каком случае применять? 3. Допустим, я имею только s-параметры, как их подключить к компоненту? Если просто скопировать содержимое файла в Definition компонента, то Сигрити выдает ошибку по каждой строчке. Просто так S- параметры не переваривает. Содержимое в S-параметрах намного больше чем содержимое SPICE модели(если открыть блакнотом). Однако, S параметры можно подключить к компоненту, если делать это через Project Library (Assign - Browse Model). ПРи этом Definition выглядит как на фото ниже. Видно, что указывается путь где расположен файл s параметров. Но не понятно что здесь значат остальные цифры и обязательны ли они? S1 1 2 3 2 Model="C:\Cadence\Sigrity2017\share\library\decap library\Murata_Spara\Murata_Ceramic_Capacitors_Spara\GRM155R71C104KA88_series.s2p" V 3 2 0 Может Вы подскажите?

Здравствуйте. Помогите, пожалуйста разобраться с некоторыми вопросами по моделированию в Sigrity OptimizePI: 1. Не пойму как задать модели для ферритовых бусинок, которые стоят в паре с развязывающими конденсаторами по питанию микросхем. Как видно на фото в вкладке Дискретные Компоненты есть библиотеки для Конденсаторов, Индуктивностей и Резисторов. Если к примеру добавлять какой нибудь из этих компонентов в ручную, то сначала вбиваешь основные характеристики, потом редактируешь модель в текстовом виде. Но ферритовые бусинки в Дискретных компонентах некуда воткнуть (к индуктивностям их нет смысла добавлять, параметры не заполнить адекватно). Как тогда указать для них модель? 2. При создании модели для конденсаторов, в Edit SPICE можно выбрать в Import Circuit Definition тип Shunt или Series. Что это имеется в виду? Как конденсатор подключен в схеме? Но ведь один и тот же конденсатор может быть подключен по разному в схеме...

Мне еще самому не приходилось делать вырезы сложной формы в плате фрезой, поэтому я не знаю на каком слое их рисовать. Возможно что для этого подойдет и outline, в том случае, если этот класс будет переведен в гербер как отдельная пленка (отдельный гербер) и в комментариях к проекту будет указано что это фреза, главное чтобы на производстве поняли. Однако в 3Д при этом выреза скорее всего не буде.... Нет, это символ, т.е. футпринт, который не присутствует в схеме и которого нет в netlist-е. Это может быть все что угодно, логотип, надпись, радиатор, просто отверстие или допустим несколько отверстий в одном mechanical symbol...

Вообще Outline не рекомендована к применению. Я помню в хэлпе даже об этом написано, что в Аллегро 17.2 для обозначения граница платы используют board geometry:Design outline. У вас круглые вырезы, сделайте их просто сверловкой и в этом случае это уже не вырез фрезой, а просто сверление, главное чтобы Ваш PCBshop имел техническую возможность выполнить сверление большого диаметра отверстий. Далее добавить на плату как mechanical symbol (первый способ) или создать УГО добавить в его в схему(если нужно заземлить крепежное отверстие подключить к GND) присвоить к этому УГО Symbol, естественно создав предварительно символ в котором будит лишь только одно отверстие, которое сделано в Padstack Editor(hole: platet или non plated). Я помню что старый просмотрщик 3Д в Аллегро не показывал отверстия как дырочки в плате, он это отображал специфически.... допустим отверстие в Виа или монтажные отверстия (и т.п.)отображались как серенькие заполненные цилиндры...

https://electronix.ru/forum/index.php?showt...%E4%E8%ED%E0%F2 Может быть поможет, там ближе к концу темы почитайте.

Недавно уже обсуждали точно такую же тему, прям один в один. https://electronix.ru/forum/index.php?showtopic=142825 Ну это понятно, что метод не претендует на какую то солидную точность, слишком много дополнительных нюансов не оговорено и особенности плат бывают разные. Это так, прикинуть на глазок =)

Как вам такой подход к определению эффективен ли конденсатор на том или ином расстоянии от микросхемы: Дано: 1. Микросхема создает скачки напряжения длительностью 1нс, частота 500 МГц. 2. Развязывающий конденсатор находится на значительном расстоянии от места подключения микросхемы к полигонам питания и земли. 3. Микросхема подключается сразу к полигонам питания и земли с помощью виа, назовем эти виа соответственно viaPWR и viaGND. 4. Наш удаленно расположенный развязывающий конденсатор подключен к тем же виа (viaPWR и viaGND), получается что виа расположены где то между микросхемой и конденсатором (виа ближе к микросхеме). Получаем: 1. Возможна ситуация, что время прохождения петли viaPWR-конденсатор-viaGND будет равно 1 нс. При этом данный конденсатор будет не эффективен (скачок или просадка напряжения сама равна 1 нс, т.к. пиковое потребление микросхемы 1 нс). 2. Возникшие шумы проникают в полигоны питания и земли, прежде чем конденсатор будет иметь возможность повлиять на ситуацию. 3. Шум проникает в PWR и GND плоскости в фиксированном месте и распространяются радиально от этой точки со скоростью, зависящей от свойств диэлектрического материала. Если диэлектрический материал FR-4, скорость распространения для этих возмущений питания и и земли составляет примерно 15см на 1нс. 4. Конденсатор в радиусе 2.54см от места подключения к полигонам шумящей микросхемы, обеспечит время распространение от точки впрыска шума к конденсатору и обратно равное 1/3 нс. Вывод: В данном примере импульсы скачков напряжения длительностью 1 нс фильтровать будут конденсаторы расположенные не дальше чем 2.54 см.

1. Сразу ставится последний Хотфикс и всё. 4. Верно, это полигон place bound top отображается. У меня как то была странность почему то place bound в 3Д режиме отключался и включался с помощью галочки напротив soldermask_top... Потом какой то из Хотфиксов это исправил, но Вы попробуйте, мало ли что.

Вообще странно, по-моему в версии 16.6 на старых хотфиксах 3d canvas может не быть. Но в 17.2 без разницы какой хотфикс, в любом случае уже должен быть, но это если логически подумать... Возможно дело в том, что вы используете именно OrCad PCB Editor. А я в своем посте выше говорил про Allegro. Вот: Если установлен Allegro, откройте проект в нем, там и функций полезных больше.

Я бы посоветовал Вам сначала сделать Setup - User Preferences - Unsupported - поставить галочку напротив interactive_3d_canvas. Однако это если у Вас не самы древний Хотфикс стоит для Аллегро. Выполнив это действие и пины будут видны и шелкография тоже. ВОт так будет выглядеть:

Подскажите пожалуйста, как добавить скачанную с сайта производителя модель в Project Library? Хочу набрать библиотеку конденсаторов Project Library. Optimize PI - Load/Edit Capasitor Library - External Library добавил библиотеку нужного производителя конденсаторов, но там не оказалось нужного Part Number, поэтому скачал с сайта два файла с расширениями *.mod и *.s2p нужного мне конденсатора. Далее мне скачанное нужно добавить в Project Library, там есть инструмент Add Model, однако он подразумевает вбирать вручную некий список параметров, это странно... Я думаю что по идее нужно как то использовать *.mod и *.s2p, но что с ними делать? *.s2p это, как я понимаю S параметры, а *.mod - SPICE модель?

Я тоже в этом деле новичок, но у меня есть мнение по этому вопросу. Нельзя сказать однозначно, что данная плотность тока будет являться критичной или не будет таковой. Анализ в Сигрити должен проводиться совместно электрический и термический: E/T Co-Simulation. Предварительно задав стек, толщину фольги, и тип виа, которые бывают как заполненные медью, так и обычные (полый цилиндр). Для разной толщины фольги разная плотность тока, а если несколько слоев дублируют друг друга, сшиты виа, напаяны смд компоненты с массивными площадками, а значит крутые галтели, дополнительно припой и еще мало ли какие нюансы, все это сложно учесть, да наверно и не нужно. Ведь в случае совместного электрическо-термического анализа мы получаем по мимо плотности тока еще и температуру меди. Чем больше плотность тока, тем больше температура. Но по температуре проще ориентироваться, поэтому просто смотрим где температура меди превышает, скажем 80 градусов, значит на то место и стоит обратить внимание и увеличить кол-во меди. По поводу плотности тока в виа, я думаю можно так же рассуждать или вот у меня показывается и плотность тока через виа и сила тока: Температура виа в Results and Report - Via 3D T Distributions:

Потому что сначала нужно определить компоненты для которых будет производиться тепловой анализ в Select Term Comp.

Вот нашел небольшую статейку, но там довольно простенько... парочку примеров в виде картинок. Хотелось бы целиком настроенный и отмоделированый проект самому посмотреть, покрутить, поредактировать. DC анализ: https://serg8987.livejournal.com/1118.html https://serg8987.livejournal.com/2665.html

Позвольте спросить здесь, раз уж на простые вопросы по Сигрити есть кому ответить =) Почему в PowerDC у меня засвечен Set up PCB Component в Электрическом/Термическом анализе?

Здравствуйте, господа. Можно найти довольно много разных проектов трассированых плат, но мне не удалось найти анализов топологии в Sigrity (PowerDC, PowerSI, OptimizeSI). Пожалуй кроме предустановленных в \share\SpeedXP\Samples, но этого мало. Поэтому прошу для ознакомления поделиться, если есть возможность. Или подсказать где можно взять что то подобное. Спасибо.