Jump to content

    

Kronac

Участник
  • Content Count

    63
  • Joined

  • Last visited

Community Reputation

0 Обычный

About Kronac

  • Rank
    Участник

Recent Profile Visitors

301 profile views
  1. Привет. делаю на альтере АЦП ads42lb69 8 каналов :) .

    Нет стабильного результата приема с АЦП от трассировки к трассировке. Что посоветуете ?

  2. Я не думаю, что это моя проблема. По умолчанию DEBAG HUB у меня подключался к частоте ДДР на 300МГц, а частота Jtag а меня стоит 9 МГц. Так что проблема была в другом. P.S. Я же правильно понял, частота JTAG тут выставляется? Совершенно верно. Единственно до сих пор не понимаю собственно зачем вообще нужен DEBUG HUB и в чём его роль, если он не семплирует данные? Обеспечивает работоспособность ядра и внутренней логики?
  3. Ну в общем удалось мне побороть проблему. Но не одним способом а используя сразу несколько. 1. Поставил BUFGMUX запитав как один из источников клока частоту, которая есть на ПЛИС в момент старта. 2. После этого сильно посыпались тайминги, забить на межклоковые переходы в xdc не удалось, потому что у меня стали биться сами данные JESD только на том канале, на котором я смотрел через ИЛА.. Долго с этим разбирался. 3. Использовал настройки Debug Hab, как было описано выше. Только используя все эти советы и некоторые танцы с бубном, я смог привести к тому виду, когда оба ILA корректно работают, не пропадают и при этом не ломают данные на которые я хочу смотреть =) Всем спасибо за советы!
  4. Это понятно. Но в таком случае, проблема должна быть решена перезапуском vivado или рефрешем соединения? Либо ядро просто уходит в блок и больше не опрашивается?
  5. упс.. точно, не посчитал нули... Там изначально стояло "300000000", я недолго думая, что это 30МГц, добавил ноль)) Мне просто после синтеза показывало, что у меня dbg_hub/clk 30 МГц..
  6. Что то вот пытался сейчас сделать так.. set_property C_CLK_INPUT_FREQ_HZ 3000000000 [get_debug_cores dbg_hub] set_property C_ENABLE_CLK_DIVIDER false [get_debug_cores dbg_hub] set_property C_USER_SCAN_CHAIN 2 [get_debug_cores dbg_hub] connect_debug_port dbg_hub/clk [get_clocks -of_objects [get_pins g4_U_0/ddr4/inst/u_ddr4_infrastructure/gen_mmcme3.u_mmcme_adv_inst/CLKOUT0]] Не вышло что то.. ругается =)
  7. Спасибо. Правильно ли я понял, если в команде: connect_debug_port dbg_hub/clk [get_nets <clock_net_name>] Я поставлю вместо clock_net_name 300МГц из стабильных клоков на ПЛИС, проблема должна уйти?
  8. Vivado в констрейнах автоматом добавляет всегда эти строчки: set_property C_CLK_INPUT_FREQ_HZ 300000000 [get_debug_cores dbg_hub] set_property C_ENABLE_CLK_DIVIDER false [get_debug_cores dbg_hub] set_property C_USER_SCAN_CHAIN 1 [get_debug_cores dbg_hub] connect_debug_port dbg_hub/clk [get_nets clk] Я их не трогал, но особо и не разбирался что они значат и для чего.. Вот мои клоки. dbg_hub у меня ставится 30 МГц автоматом. Как им пользоваться подскажете? Для чего он?
  9. Я пробовал и его. На два линка JESD вешал system ILA для Avalon ST. От компиляции к компиляции разные результаты. От одного клока питаются (клок точно есть, потому что на нём отчёты получаю с JESD) то на обоих не видит клока, то видит только на одном, на другом нет.. Единственный способ, который мне помог, это перебросить все сигналы (через три регистра), которые я хочу посмотреть, на частоту от PCIe ядра, которая появляется сразу после прогрузки ПЛИС. Далее смотрю ИЛА на частоте PCIe и всё, проблем нет, всегда работает. Но способ не очень подходит, так как есть некий шанс проскока данных и искажения результатов из за разности частот. Случается редко, но бывает.
  10. Ну частота у меня большая 250 МГц. Трюк с ПЛЛ тоже пробовал, не помогло.
  11. Очень не удобно.. Механизм требуется для отладки сигналов JESD. На большинстве плат, с которыми работаю, нет опорной частоты для JESD изначально в ПЛИС. Обычно это генераторы или коммутаторы, которые требуется сначала проинициализировать через ту же ПЛИС. Проблема в том, что в некоторых случаях при перепрошивке ПЛИС сбрасываются и генераторы и коммутаторы... Проблема конечно решаема созданием другой частоты на плл от опоры самой ПЛИС, переброской сигналов и тд. Но это очень не удобно хотелось смотреть на частоте источнике. Очень жаль... Сталкивался и с такой проблемой. Два канала JESD две опоры, два ILA. Один работает, другой нет. Мои мысли на этот счёт: некий шум всё равно пробивается, даже если частоты там нет. Ядро XILINX при старте в какой то момент может принять этот шум за корректный клок (при совершенно чудесных обстоятельствах) и потом когда частота уже устанавливается валидная, ядро работает, так как прошло начальную инициализацию или калибровку (не знаю как там всё устроено). При всех же других случаях шум это просто шум и ядро отказывается работать. Клок подаётся через ПЛЛ, куда уж больше стабильности? Лок установился, частота есть, можно работать. Коммутаторы находятся не в ПЛИС а на плате. Там 2 два коммутатора, через них клок идёт на клоковый вход в ПЛИС. Клоковый вход подаю на ПЛЛ, а сигнал из ПЛЛ уже в ядро ILA.
  12. Я использую digilent и программатор от XILINX. Но всё же проблема моя не решена. Возможно Ваша как то связана с ней. Попробую ниже описать что я выяснил. ПРОБЛЕМА НЕ УШЛА. В общем поспешил я с выводами. Вчера после увиденных сообщений, запустился один раз, сделал рефреш в vivado, увидел работающий ILA2, возрадовался и пошёл домой. Сегодня с утра включаю и таже проблема. ILA1 работает, ILA2 никак не могу запустить. Вывел уже даже частоту, которую подаю как опору на ILA2 на осцилл, чтобы уже глазками посмотреть. Вот что я выяснил: на моей плате изначально нет частоты, включается она коммутаторами через ПЛИС. В момент первой прошивки нет частоты и следовательно ILA2 не работает. Далее я коммутирую всё и получаю уже на входе ПЛИС клок (ILA2 тем не менее всё ещё не работает, как бы я не перезапускал Vivado или не делал рефреш). Далее я перезагружаю прошивку ПЛИС. В момент прошивки частота на плате уже присутствует, так как сброса коммутатора нет. ПЛИСа прогружается, частота есть, ILA1 и ILA2 работают. В общем всё супер. Решил проверить что будет, если я выключу и сразу включу частоту. При ВЫключении ошибка об отсутствии клока, как и ожидалось появилась, но вот ВКлючив клок, я не смог никак убрать ошибку. Перезапускал раз 5 Vivado, делал рефреши ничего не помогало... Помогает только перезагрузка прошивка ПЛИС. В связи с проделанными опытами, я прихожу к выводу, что если в момент прошивки ПЛИС не было частоты, либо она пропадала в процессе работы, ILA работать не будет (по крайней мере в версии 2018.3). Ядро ILA я использую стандартное, не имеющее сброса (возможно в этом и проблема у XILINX).
  13. Мне помог Рефреш устройства(в gui). Как вариант можно ещё попробовать закрыть сервер полностью и подключиться к ПЛИС заново.
  14. Спасибо большое! Проблема решена. Не знал, что надо девайс рефрешить, думал автоматизма САПРа достаточно для этого процесса. Сделал рефреш и всё заработало. Вопрос закрыт, всем спасибо =)