Jump to content

    

PorychikKize

Свой
  • Content Count

    354
  • Joined

  • Last visited

Community Reputation

0 Обычный

About PorychikKize

  • Rank
    Местный

Контакты

  • Сайт
    Array
  • ICQ
    Array

Recent Profile Visitors

1854 profile views
  1. Ясно. Тогда спрошу по другому. Возможно ли библиотеку от Mentor-а преобразовать в библиотеку Allegro (все пакеты - последних версий)?
  2. Возможно ли в PCB_Library_Expert втянуть имеющуюся библиотеку компонентов из Mentor--а (из PADS_Pro или Xpedition) для создания Master_FPX_Library ?
  3. 17.4

    а обновления у Cadance кумулятивные? Т.е. можно ли при установке продукта поставить после базовой версии сразу последний апдейт?
  4. А не сориентируете на конкретный чип? (такие схемы питания пока не делал, но хочу посмотреть на них).
  5. Стесняюсь спросить, а какими средствами шло моделирование? Встроенными средствами Cadence SPB Allegro and OrCAD 17.4? Cadence Design System Sigrity v19? И можно ли то же самое сделать в Mentor HyperLynx?
  6. Спасибо, примеры Evaluation Guide буду смотреть. И все-же, еще раз хочу спросить. Есть ли в сети какие-нибудь открытые проекты (например, отладочных плат), сделанные в Xpedition/PADS Pro?
  7. Добрый день. Смотрю в учебных целях видеоролики по Xpedition/PADS Pro, записи вебинаров Пытаюсь разобраться с тем, как правильно и максимально полно в CES сформировать ограничения. Можно ли найти в сети открытые проекты, выполненные в одной из данных САПР, чтобы посмотреть там содержимое CES и и сравнить с учебными видеороликами. Проект интересует более-менее современный, с PCIe, 1G Ethernet, DDR3, BGA 0.8................ В общем< смысл моего вопроса - на примерах научиться максимально полно и правильно наполнять CES содержимым.
  8. Просьба подсказать, каким образом в пакете VX2.6 можно посмотреть текущие доступные опции лицензии? (т.е. у меня есть официальная лицензия на определенные опции пакета, я хочу точно знать полный их перечень)
  9. с помощью подсказок раскопал цепочку документов для Artix-7. В PG054 (Table 4-12) сказано, что для нужного мне корпуса рекомендуется следующее размещение GT трансиверов: - Lane 0 - X0Y3 - Lane 1 - X0Y2 - Lane 2 - X0Y1 - Lane 3 - X0Y0 при этом документ UG482 (Figure A-2) определяет размещение трансиверов в нужном мне корпусе: GTPE2_CHANNEL_X0Y3 ---> MGTPTXP3_216 - pin B2 MGTPTXN3_216 - pin B1 MGTPRXP3_216 - pin G4 MGTPRXN3_216 - pin G3 и т. далее .... Т.е. в итоге линию 0 с печатной платы надо приводить на канал FPGA, именуемый номером 3. Да, еще Xilinx тоже пишет про lane reversal, но эта перестановка может быть не произвольная, а по определенным правилам (если, конечно, не лезть в констрейны).
  10. С точки зрения простоты разводки - смущает четкая система перестановки каналов.
  11. Добрый день. На китовой плате Xilinx Artix-7 FPGA AC701 Evaluation Kit сделана следующая разводка линий данных PCIExpress (конфигурация PCIExpress - 1 канал с 4-мя приемопередатчиками): - на 0-ю пару GTP FPGA Artix-7 (MGTPTXP0_216_B7, MGTPTXN0_216_A7, MGTPRXP0_216_B11, MGTPRXP0_216_A11) с разъема коннектора PCIE материнской платы приходят сигналы 3-ей линии PCIE_TX3_P, PCIE_TX3_N, PCIE_RX3_P, PCIE_RX3_N) - на 1-ю пару FPGA - сигналы 2-ой линии коннектора PCIE материнской платы - на 2-ю пару FPGA - сигналы 1-ой линии коннектора PCIE материнской платы - на 3-ю пару FPGA - сигналы 0-ой линии коннектора PCIE материнской платы Не нашел в документации - зачем так сделано. Может кто-то пояснить?
  12. Приветствую всех. Пытаюсь выбрать ПЛИС для реализации проекта с шиной PCI Express. Тип семейства - Artix-7 Xilinx. Сравниваю два кристалла: 1) XC7A50T-2CSG324I и 2) XC7A50T-2CSG325I. У 1-го кристалла указано наличие одного хардового блока PCIe и 0 блоков GTP Transceivers. У 2-го кристалла указано наличие одного хардового блока PCIe и 4 блока GTP Transceivers. Может ли 1-й кристалл (XC7A50T-2CSG324I) использовать встроенный блок PCIe? (м.б. у его контроллера PCIe есть встроенные трансиверы, а еще 4 GTP во втором кристалле являются дополнительными?) Или мне надо однозначно выбирать XC7A50T-2CSG325I?
  13. Если можно - конкретные наименования,