Jump to content

    

PorychikKize

Свой
  • Content Count

    374
  • Joined

  • Last visited

Community Reputation

0 Обычный

About PorychikKize

  • Rank
    Местный

Контакты

  • Сайт
    Array
  • ICQ
    Array

Recent Profile Visitors

1998 profile views
  1. Очень интересно, спасибо!!! В соседнем топике я расширил свой вопрос и Вы по сути во многом на него ответили. НО: а что делать, если нужной ПЛИС в списке FSP нет? И нет интерфейса DDR4?
  2. Добрый день. После изучения (по диагонали) хелпа на FSP (FPGA System Planner), буклетов и роликов про данный продукт на данный момент я не понял, каким образом я могу повысить эффективность процесса разработки схемы и платы с ПЛИС. В видеороликах все, конечно, очень красиво. Но вот я беру конкретную задачу и тут же возникает масса вопросов. Задача. Разработать схему и плату с ПЛИС Stratix 10SX + DDR4 В библиотеке правил интерфейсов FSP память типа DDR4 не значится. Есть максимум DDR3. И что делать? Хорошо, согласно хелпу набор правил для интерфейса DDR4 я вро-де бы смогу разработать исходя из похожего DDR3. Верно? А вот с ПЛИС Startix 10SX вопрос посложнее. В руковедстве на FSP наткнулся на фразу о том, что модель для FPGA поставляется фирмой Cadence и пользователь самостоятельно ничего добавить туда не может. Или это не так? Еще вопрос: если кто-то РЕАЛЬНО использует FPGA System Planner в соей работе, то просьба хотя бы в двух словах описать методику его использования в общем процессе разработки схемы и платы.
  3. Добрый день. В OrCAD Capture создал новый символ для ПЛИС. Разбил символ ПЛИС на 4 секции (S1, S2, S3, S4). В разделе SWAP_INFO указал правило (S1+S2+S3+S4) - т.е. при разводке платы сигналы можно будет свапировать между секциями и в пределах секции (если, конечно, свапируемые сигналы имеют одинаковое значение атрибута Pin Group). Понятно, что для ПЛИС некоторые выделенные выводы свапировать вообще нельзя (служебные, JTAG etc ...). А вот выводы общего назначения - можно, как в пределах секции Si (банка выводов ПЛИС) (сейчас у меня секция = банк ПЛИС), так и между секциями. Для таких свапируемых (в общем случае, подачу разного питания на разные банки выводов и т.п. я сейчас не рассматриваю) выводов я в любой секции выставляю Pin Group = 1 (например, единица не важна, важно одинаковое значение Pin Group). 1. Первый вопрос: правильно ли я это делаю для указания свапируемости пина как в пределах секции (банк-группы), так и между различными секциями? 2.Второй вопрос. Какое значение Pin Group указать для всех несвапируемых выводов? -1? Или вообще другим способом надо задавать несвапируемость? 3. Третий вопрос. Поиск по форуму вывел на обсуждение темы свапируемости между уважаемыми Notka и Uree Заключительная фраза в этом топике вроде бы говорит о том, что свапировать в ПЛИС для обеспечения соответствия номоров выводов их описаниям в datasheet вообще лучше руками на схеме. Или я неправильно это понял? PS обратил внимание еще на одну фразу от уважаемого Uree: "... Это уже не говоря о том, что не получится настроить свап между банками FPGA... " Получается, что ответ на мой первый ворпос - отрицательный?
  4. Спасибо за ответ. Все же уточню. В моем примере для 4-х лейнового приемника CSI-2 необходимо задействовать именно ДЕСЯТЬ выводов ПЛИС (2 вывода на клок и 8 выводов на данные). Верно? И еще вопрос. Есть ли у Вас какая-либо ссылка на дизайн платы с CSI-2 и FPGA? Спасибо.
  5. Доброго всем времени суток! Пытаюсь решить следующую задачу. Необходимо разработать плату с ПЛИС Xilinx UltraScale+ на борту. На входы ПЛИС извне должен поступать поток данных (видео) по интерфейсу CSI-2 (4 Lane, 2500 Mbit/s/Lane). Судя по документации на UltraScale+ данные ПЛИС способны принять на свои входы сигналы, сформированные в соответствии с CSI-2. У Xilinx в составе Vivado имеются три IP_Core, призванные помочь в решении данной задачи Эти корки - MIPI D-PHY, Tx и Rx Subsystems. Интересующая меня в данный момент корка D-PHY позволяет выбрать набор явно определенных пинов ПЛИС. В настройках данной корки я задаю: тип ПЛИС (UltraScale+), тип приемопередатчика (Rx), количество линий данных приемника (4 линии), скорость на каждой линии (2500) и далее я могу выбрать номер вывода ПЛИС (Pin Lock) для тактового сигнала и для линий данных. Всего при этом явно указывается ПЯТЬ пинов. Собственно, в чем мой вопрос. Если я правильно понимаю, то от внешнего устройства CSI-2 приходят пять дифференциальных линий данных (CLK_P + CLK_N, Data0_P + Data0_N, .....) Т.е. физически по плате от разъема будет приходить ДЕСЯТЬ линий (GND для краткости опускаю). Позитивные линии диффпар я по плате подведу к вышеуказанным пинам ПЛИС (в данном случае - к выводам AE28, AF27, AE25, AG27, AF25). Я не понимаю - что мне делать с негативными сигналами??? Куда их подключать? Судя по наименованию выводов ПЛИС для каждого позитивного IO_LiP_xxxxx рядом имеется инверсный вход IO_LiN_xxx как на следующей картинке: Может быль мне на плате другие концы диффпар надо подключать именно к этим выводам? (в данном случае - это выводы соответственно AF28, AG28, AE26, AH27, AF26). А в IP_Core для краткости эта информация просто не отражена???
  6. Добрый день. Занимась разводкой платы с Zynq XC7Z010 и двумя внешними ИМС памяти типа DDR3 (MT41K256M16TW-107:P) Насколько я знаю, допускается возможность перестановки бит данных в пределах одного байта (кроме нулевого). Вопрос заключается в том - на какой стороне битовой цепочки это можно делать. Думаю, что на стороне ИМС DDR3 это можно без проблем. А вот можно ли такую перестановку сделать на стороне ПЛИС (т.е. позволит ли Vivado i-ой версии поправить ucf-файл для переназначения выводов данных) - я не знаю. Собственно Vivado у меня сейчас нет, поэтому и задаю вопрос ...
  7. Скорее в хайтек-е. Хотя как отделить его от военки в наших условиях - загадка.
  8. Добрый день. С сайта Xilinx пытаюсь скачать доки (схемы в PDF, проект платы в Allergo и т.п.) на достаточно рядовую отладку Zynq EK-Z7-ZC702-G/ В доступе к файлам сайт мне отказывает с сообщением: Please correct the errors and send your information again. We cannot fulfill your request as your account has failed export compliance verification. При этом в профиле у меня указан реальный официальный корпоративный мейл, наименование и адрес фирмы из Москва, Россия. Собственно вопрос: то ли у меня в профиле что-то неправильно указано, то ли это ограничения из-за санкций к российским фирмам?
  9. Ясно. Тогда спрошу по другому. Возможно ли библиотеку от Mentor-а преобразовать в библиотеку Allegro (все пакеты - последних версий)?
  10. Возможно ли в PCB_Library_Expert втянуть имеющуюся библиотеку компонентов из Mentor--а (из PADS_Pro или Xpedition) для создания Master_FPX_Library ?
  11. 17.4

    а обновления у Cadance кумулятивные? Т.е. можно ли при установке продукта поставить после базовой версии сразу последний апдейт?
  12. А не сориентируете на конкретный чип? (такие схемы питания пока не делал, но хочу посмотреть на них).
  13. Стесняюсь спросить, а какими средствами шло моделирование? Встроенными средствами Cadence SPB Allegro and OrCAD 17.4? Cadence Design System Sigrity v19? И можно ли то же самое сделать в Mentor HyperLynx?