Перейти к содержанию

    

glb

Участник
  • Публикаций

    23
  • Зарегистрирован

  • Посещение

Репутация

0 Обычный

Информация о glb

  • Звание
    Участник

Посетители профиля

1 551 просмотр профиля
  1. timing recovery

    Доброго времени суток, подскажите куда смотреть. Необходимо восстановить символьную частоту сигнала, данные от ацп поступают с 4*Fs параллельно, за такт выдается 4 отсчета сигнала. При последовательной обработке вопросов не возникает, данные идут на интерполятор, затем TED и NCO, управляющий потоком выходных данных с интерполятора. Не понимаю, как действовать, если с интерполятора выходит сразу по 4 значения? Использовать несколько TED и NCO?
  2. Никак не найду, может есть у кого-то? https://www.xilinx.com/support/documentatio...DC_DAC_LVDS.pdf
  3. Доброго дня! Использовал приведенный пример SPI, при приеме пакета по SPI сигнал RX_RDY "сдвигается" и срабатывает до окончания приема, с чем это может быть связано?
  4. Цитата(des00 @ Apr 2 2016, 10:25) да она тут очевидна. Если очень быстро, то работать с вектором 7154 бита, за 511+n тактов будут рассчитаны все проверочные биты. Но ресурса уйдет вагон и маленькая тележка (2*14*511 регистров + 14 ть 511 входовых XOR деревьев). Если нужно экономить ресурс, то очевиден первый шаг : уменьшать количество FSRL ядер. В итоге схема будет как в приложении, ядро займет 2*511 регистров + одно 511 входовое XOR дерево). Но и расчет будет занимать по времени 14*511 + n тактов. Второй шаг экономии ресурсов, это уменьшение рабочей разрядности 511/73/7, но и времени будет занимать 14*(511/3577/37303)+n такта. Будет долго, но можно вычислять по M проверочных битов за такт, тогда время сократиться в M раз, но ценой наличия дополнительных XOR деревьев. ЗЫ. При проектировании не рекомендую реализовывать архитектуры с мультиплексорами. Т.к. расход лютов, в этом случае, больше, чем на реализацию более широких XOR деревьев. Лучше проектировать на основе замкнутых сдвиговых регистров (см. реализацию регистра - аккумулятора проверочных бит в приложении). Будет минимальный ресурс ЗЗЫ. Ну а так, если есть эталонные результаты, работы на день-два где то. Сразу вывалить статически конфигурируемый кодер, потом уже по месту подобрать оптимальные параметры ресурс/тактовая. спасибо за советы, попробую различные варианты. После реализации напишу, что получилось.
  5. Цитата(Maverick @ Apr 1 2016, 11:52) Я бы начинал с мат модель. Матлаб или С/С++ вам в помощь Попытался найти исходные данные, в идеале и "ответ/результат" на эти входные данные. Проверил работоспособность. А уже потом начал описывать для ПЛИС исходя из полученной математики Мат. модель есть, как и данные, проблема именно в реализации, очень долго в ПЛИС считаю, и по ресурсу ограничен
  6. Доброго времени суток. Разбираюсь с реализацией LDPC(7154, 8176) кодера на ПЛИС. В стандарте GSFC-STD-9100 на 16 страницей приведена схема кодера, для вычисления кодовой последовательности необходимо 511 тактов, что не очень долго. Вычислять все значения одновременно ресурсов не хватит. Кто нибудь разбирался с таким кодированием, что можете посоветовать?
  7. ldpc encoder

    Пытаюсь разобраться с кодированием LDPC (8160,7136). не понимаю как должна выглядеть формирующая матрица для этого кода, подскажите куда смотреть?
  8. Доброго времени суток, кто нибудь реализовывал этот интерфейс со всеми возможностями протокола? Каким образом это лучше делать, есть ли смысл использовать автомат для управления?
  9. Доброго времени суток, при реализации интерфейса возник вопрос, как распознать начало синхросигнала. Для слова данных идет последовательность полубит 000111, для командного 111000, и если ожидать фронта сигнала, то все слова будут распознаваться как данные, а если среза, то как команды, не понимаю как выловить начало синхропоследовательности. Заранее спасибо.
  10. Всем, спасибо, разобрался, порядок устройств имел значение. Недавно перешел на quartus, буду знать.
  11. Цитата(alexadmin @ Mar 21 2016, 16:11) Вероятно в проекте указан не тот кристалл или не тот метод программирования 0x102000DD - это EPF10K200SF672, т.е. FPGA 0x0100A0DD - EPC16Q100, т.е. микросхема памяти Кристалл верный, метод тоже.. если пробую прошить epcs выдает ошибку - Error: Can't configure device. Expected JTAG ID code 0x0100A0DD for device 2, but found JTAG ID code 0x102000DD. А если кристалл напрямую то - Error: Can't configure device. Expected JTAG ID code 0x102000DD for device 1, but found JTAG ID code 0x0100A0DD.
  12. Цитата(iosifk @ Mar 21 2016, 15:44) Понизить частоту в jtag и осциллом проверить что импульсы "чистые"... поробую, а почему на такой же частоте прошивается скомпиленными файлами от приложенного проекта? Цитата(iosifk @ Mar 21 2016, 15:44) Понизить частоту в jtag и осциллом проверить что импульсы "чистые"... понизил до возможного минимума, тоже самое
  13. Нашел отечественную отладочную плату с 5576хс4т. Документации в комплекте нет никакой, только принципиалка и 4 лаб.работы, к одной из лаб приложен проект в quartus 9.0. ПЛИС конфигурируется через jtag c помощью usb-blaster. Столкнулся со следующей проблемой: при прошивки epcs приложенным проектом все работает, однако при создании своего проекта при программировании epcs возникает следующая ошибка Error: Can't configure device. Expected JTAG ID code 0x0100A0DD for device 2, but found JTAG ID code 0x102000DD. Обратился к производителю, они молчат. Может кто знает в чем проблема?
  14. всем спасибо за информацию!
  15. QPSK демодуляция

    Доброго времени суток, разбираюсь с фазовой модуляцией. Устройство должно принимать радио сигнал, затем разбивает его на квадратурные составляющие, сигнал оцифровывается. Этот цифровой сигнал из I и Q компонент необходимо демодулировать. Правильно ли я понял, что arctan(Q/I) и будет значением фазы, которому в сигнальном созвездии будет соответствовать двоичный код принятого сигнала?