BloomJack
-
Постов
72 -
Зарегистрирован
-
Посещение
Весь контент BloomJack
-
Моделирую усилитель с шунта 10мОм, 1А, Почему эта схема работает??? ведь я сделал ошибку, входы ниже допуска по напряжению (VSS+0.2V) и на них 10мВ!
-
[VERILOG] Вопросы начинающего
BloomJack опубликовал тема в Работаем с ПЛИС, области применения, выбор
Столкнулся с проблемой, задача проста: вход 1 бит -> преобразователь в параллельный код 40 бит -> преобразование в унарный(термо) код 40 бит. Проблема в том что на временной диаграмме идет пропуск тактирования для переноса значения из параллельного в унарный код. Не пойму причину... always @(negedge clk) begin r_matrix <= unary(fir); end always @(posedge clk or posedge rst) begin if (rst) begin fir[N-1:0] <= 40'b1010101010101010101010101010101010101010; end else begin if (dsd == 0) begin fir <= (fir << 1); end else begin fir <= (fir << 1) + 1'b1; end end end endmodule fir данные защелкиваются каждый такт CLK, а r_matrix через такт....
