Kostochkin

Имеется плата с плис spartan6 и micron 8SA17 JZ086, emmc 5.0, 64Gb, питание - 1.8V. EMMC заведен в плис - clk, reset, cmd, data(8bit). Питание на микросхеме есть. В плис реализован host emmc. Проект в плис проверен на модели. Командый аппарат работает правильно. В железе при инициализации девайса делаю как в документации Embedded Multi-Media Card (e•MMC) Electrical Standard (5.0). - подаю питание; - подаю клок 400кГц; - жду 1.1 мс; - отправляю CMD0; - жду 64 такта; - отправляю CMD1 с аргументом 0xC0FF8080; - получаю ответ с аргументом 0xC0FF8080 - ОК; - жду 1.1 мс; - отправляю CMD1 с аргументом 0x00000080; - получаю ответ с аргументом 0x00FF8080 - OK; - отправляю CMD2 с аргументом 0x00000000; - ответа нет, если ждать около 1000 тактов то шина CMD опустится в ноль, но ответа все равно нет, если зациклить CMD2 - тоже нет ответа; - отправляю CMD3 с аргументом 0x00000002; - ответа нет, если ждать около 1000 тактов то шина CMD опустится в ноль, но ответа все равно нет, если зациклить CMD3 - тоже нет ответа; Подскажите, может кто-нибудь в курсе в чем проблема?

хочу еще спросить. А может ли девайс ответить на команду хоста ошибкой? И если да, как выглядит ответ с ошибкой?

Благодарю.

Благодарю. Получается, проверить можно только экспериментально, либо копать документацию на хост?

Здравствуйте. У меня вопрос по поводу работы интерфейса emmc 4.5, режим HS200. В проекте между хостом и устройством emmc стоит плис, которая немного изменяет данные и соответственно пересчитывает crc16. В документации максимальное время между командой хоста и ответом устройства составляет 64 такта. Если время ожидания ответа превысит этот порог, то что делает хост? Повторит команду? Или сделает сброс? Или что-то еще? Благодарю.

Благодарю, но не надо, матлаб и правда генерит комбинаторику. Вопрос в другом. Можно ли в HDL coder жестко задать, чтобы генерировался модуль HDL с клоком? или наоборот без клока?

Нет, в коде vhdl какая-то каша. Но допустим, что матлаб собрал комбинаторную логику. А мне нужна логика на клоке. Как тогда мне принудительно задать, чтобы блок работал по клоку? Благодарю.

Да, отсутствуют в VHDL файле.

Здравствуйте.Я в матлабе новичок. У меня стоит версия r2015b.Пытаюсь сгенерировать VHDL файл из m функции при помощи HDL coder. Файл генерируется, но портов clock, reset, clock_enable и clock_out в VHDL файле нет. Генерируется безклоковый непонятный файл. Почему? В настройках они указаны. Благодарю.

Благодарю

А как открыть этот System Generator. Не могу его найти у себя в matlab. Или его надо дополнительно поставить?

Здравствуйте.Я в матлабе новичок. У меня стоит версия r2015b.Есть несколько файлов VHDL, проект в Active-HDL.Нужно их загнать в матлаб и верифицировать.Хочу понять, как импортировать дерево файлов или хотя бы один файл VHDL в матлаб или симулинк, для их тестирования.Благодарю.

Благодарю, попробую.

Здравствуйте. Может глупый вопрос, но я никак не могу разобраться. Стоит задача сложить 9 std_logic_vector(31 downto 0) в один цикл. Максимальна возможная сумма - 35 бит. Если перевести все в integer, то максимальная сумма превысит диапазон integer. Тогда как сложить 9 std_logic_vector(31 downto 0) в один цикл? Благодарю.

Благодарю