Jump to content

    

Kostochkin

Свой
  • Content Count

    191
  • Joined

  • Last visited

Community Reputation

0 Обычный

About Kostochkin

  • Rank
    Частый гость
  • Birthday 05/07/1983

Информация

  • Город
    Array

Recent Profile Visitors

1429 profile views
  1. Благодарю. Я толкаю 0х07070707 и пакет раз в секунду. Вопрос такой. Нужно включать режим test pattern generation? Когда включать? Или это не обязательно?
  2. Здравствуйте. vivado 2018.2. Имеется плата с плис xcvu9p. Есть порт SFP+. В плис собираю ядро 10G/25G Ethernet Subsystem v2.4 в режиме 10G pcs/pma 32 bits. При моделировании в vivado все прекрасно работает при замыкании дифф пары tx на rx. В железе при замыкании в SFP+ tx на rx не работает, на приеме xgmii: xgmii_rxc = 0x1; xgmii_rxd = 0x0100009C; Также: user_rx_reset = 1; user_tx_reset = 1; stat_rx_local_fault = 1; stat_tx_local_fault = 1; Сингалы user_rx_reset и user_tx_reset приходят от самого трансивера. Сингалы stat_rx_local_fault и stat_еx_local_fault приходят от софтовой части IP core. sys_reset держу в 1 примерно через 16мкс, потом сбрасываю в ноль. Может кто работал с этим ядром? Благодарю.
  3. Здравствуйте. Меня интересует вопрос об ethernet преамбуле. Стандартная преамбула 0x55_55_55_55_55_55_55_D5, длина 8 байт. Если я буду генерировать пакеты с длиной преамбулы не 8, а 7 байт: 0x55_55_55_55_55_55_D5, это будет критично для стандартного приемника, или нет? Можно ли так делать для передачи пакетов по сети? Благодарю.
  4. Здравствуйте. Где можно найти схему программатора xilinx platform cable usb II, DLC10 ? Пытаюсь починить. 5В с usb есть, компьютер программатор видит. Но нет питания 1.2В и 1.8В на плисе sp3. Наверно сгорел стабилизатор. Может у кого-нибудь есть принципиальная электрическая схема этого программатора. Благодарю.
  5. Благодарю, как я понял этот мост соединяет различные hard части кристалла. Благодарю, наверно вы правы.
  6. На схеме два фифо, TX CORE FIFO и TX PCS FIFO, клок xgmii 156.25МГц и данные xgmii входят в TX CORE FIFO. Из TX PCS FIFO выходят данные 32бита на частоте 322.265625МГц. А между этими фифо данные передаются на удвоенной частоте PCS_clkout_x2 = 644.53125МГц. Там стоит мост EMIB. Так и должно быть? 156.25МГц -> 644.53125МГц -> 322.265625МГц. Мне это не понятно. И что такое этот мост EMIB? Благодарю.
  7. Нет на 32, получается PCS_clkout = 322.265625МГц, PCS_clkout_x2 = 644.53125МГц. Не понятно тактование tx_pcs_fifo и rx_pcs_fifo, со стороны PCS эти fifo тактируется 322МГц, а со стороны user logic 644МГц... Согласно схеме. Как-то странно, или я что-то не понимаю.
  8. Здравствуйте. Вопрос такой. Вот схема ip-core 10gbase-r для stratix10. Меня интересует частота клока PCS_clkout_x2(tx) и PCS_clkout_x2(rx). Нигде не могу найти. Подозреваю, что частота такая же как и у PCS_clkout(tx) = PCS_clkout(rx) = 322.265625МГц. Но хотелось бы знать точно. Вроде разобрался, PCS_clkout_x2 =PCS_clkout *2 = 644МГц. Но тогда не понятно тактование tx_pcs_fifo и rx_pcs_fifo, со стороны PCS эти fifo тактируется 322МГц, а со стороны user logic 644МГц... Может в схеме опечатка и user logic этих fifo тактируется от tx_pma_div_clkout, rx_pma_div_clkout... Как я понял (tx/rx)pma_div_clkout = 156.25МГц при 10gbase-r. Благодарю.
  9. Я делал так: асинхронный регистр -> синхронный регистр -> функция грея -> синхронный регистр. Здесь я имел в виду последний регистр.
  10. Если честно, не смотрел ваш код, работаю на VHDL, но у меня была такая же проблема. После принятия счетчика байт через функцию Грея в другом клоковом домене, надо этот счетчик пропустить через триггер, а потом использовать.