Перейти к содержанию

    

Kostochkin

Участник
  • Публикаций

    75
  • Зарегистрирован

  • Посещение

Репутация

0 Обычный

Информация о Kostochkin

  • Звание
    Частый гость

Посетители профиля

524 просмотра профиля
  1. Если кому интересно, то проект на xc7k70-fbg484-2 с использованием xapp523 заработал. Правда пришлось его немного доделать/переделать...
  2. Здравствуйте. У меня есть две платы с xc7k70-fbg484-2. На каждой плате есть оптический приемник и передатчик типа BF4M Series, сигналы с них идут на lvds ножки плис. На плис поднял ip core 1G pcs/pma lvds sgmii. Работаю в ISE 14.7. При замыкании передатчика на приемник оптикой на одной плате, прием отличный(передача и прием на одном клоке). Теперь нужно реализовать асинхронный режим. В документации написано, что это можно сделать с использованием xapp523. Передатчик в xapp523 странный, однобитный... Я его убрал, и вместо него поставил передатчик от 1G pcs/pma lvds sgmii. Клок 125мгц я получаю от ip core 1G pcs/pma с трансивером, так как внешний клок приходит на трансиверные пины. Кто-нибудь работал с xapp523 ? Если да, то какие пины использовались в проекте, как в xapp523 или другие? У меня другие. И вообще это работает? Спасибо.
  3. Забыл написать, в документации написано, что для kintex 7 это ядро действительно работает в синхронном режиме, в асинхронном работает только virtex. Так же написано, что для kintex 7 возможна реализация асинхронного режима с использованием xapp523. Кто-нибудь работал с xapp523? Это вообще работает?
  4. Надо проверить, есть несколько тестовых пинов.
  5. Если на прямую, то проект не собирается. ISE ругается в map, типа я завожу трансиверный клок не туда... Сейчас пробую то же сделать в vivado 2017.1, хотя сомневаюсь, что будет разница...
  6. У меня на плате 125мгц приходит на пины трансивера. Другого кварца нет. Чтобы завести клок 125мгц в ядро sgmii lvds, мне пришлось поднять еще одно ядро sgmii с трансивером. Из ядра sgmii с трансивером я беру клок userclk2 125мгц для тактирования ядра sgmii lvds. Может дело в этом?
  7. Здравствуйте. У меня есть две платы с xc7k70-fbg484-2. На каждой плате есть оптический приемник и передатчик типа BF4M Series, сигналы с них идут на lvds ножки плис. На плис поднял ip core 1G pcs/pma lvds sgmii. Работаю в ISE 14.7. При замыкании передатчика на приемник оптикой на одной плате, прием отличный(передача и прием на одном клоке). При приеме данных между двумя платами большое количество ошибок выдает status_vector (RUDI(INVALID), RXDISPERR, RXNOTINTABLE). Половина пакетов не принимается вообще. Игрался с настройками link_timer_value и eye_mon_wait_time. Не помогает. Кто-нибудь добивался от этого ядра стабильного приема данных? И если да, то как? Спасибо.
  8. Я по другому сформулирую вопрос. Мне нужна программа, которая мониторит сетевой трафик на скорости 10G - аналог wireshark. Wireshark 10G не тянет. Кто-нибудь знает такую программу на linux? Спасибо.
  9. Здравствуйте. Может вопрос не по теме, но я не знаю где его разместить. У меня есть плата с fpga xilinx kittex7 с оптическим интерфейсом 10G. Мне нужно проверить интерфейс 10G, чтобы ничего не терялось по сетевому трафику. Как я понял wireshark не подходит. Подскажите какую программу использовать для анализа сетевого трафика 10G? Желательно под linux. Спасибо.
  10. Извините. Бьется CRC32 mac уровня, считаю ее я сам. Пакеты идут от сетевой карты intel x250-lr1, оптика SFP+. Для отправки udp пакетов использую iperf. Задаю скорость 10g и длину datagram - 64k. Я выяснил, что когда ко мне по шине xgmii от ядра 10g pcs/pma приходят пакеты c паузой меньше 8 байт, я воспринимаю это как один пакет и соответственно CRC32 не совпадает. В принципе это можно исправить, я только не пойму, почему такой маленький ipg между пакетами, это же не по стандарту... И можно как-то настроить ядро или сетевую карту, чтобы выровнять ipg ? Спасибо.
  11. Стандарт 10G предусматривает паузу между пакетами минимум 12 байт. А у меня 6 байт, а должно быть минимум 12... Подскажите, как быть?
  12. Кое-что нашел в ILA. В некоторых случаях ядро шлет мне пакеты без паузы, сразу один за другим. Как я понял, 1 такт полного состояния IDLE должен быть обязательно... Надо где-то покопаться в настойках ядра?