Kostochkin

Здравствуйте. Веду разработку SGPIO Master. Вопрос по прерываниям. У SGPIO Master есть регистры которые он получает по шине APB от APB Master. В регистрах есть настройки прерываний. Как я понял прерывание записывается в статусный регистр, и говорит о том, что данные от устройства получены. Мне не понятно следующее: 1. Регистры настройки прерываний. Можно настроить прерывание по переднему или заднему фронту, или по уровню сигнала. Вопрос по уровню(фронту/спаду) какого сигнала настраивается прерывание? 2. Регистр Маски прерываний. Как я понял тоже относится к прерыванию, как работать с этой маской ? Если данные на приеме изменились, то прерывание? 3. Статусный регистр. Туда надо записать, что прерывание произошло, пишем "0", чтобы отчистить этот флаг прерывания мастер шины APB туда же должен записать "1". Верно? Благодарю.

Благодарю.

Нет, допустим есть файл sdc c распиновкой, на этапе синтеза пины не проверяются. Мне надо, чтобы этот файл анализировался только на этапе имплементации. Если что-то изменить, то не надо заново делать синтез, а только имплементацию. Благодарю.

Здравствуйте. Использую quartus 17.1. Как в quartus файл констрейнов sdc исключить из синтеза? Благодарю.

Благодарю.

Здравствуйте. Я работаю в основном в Vivado. У меня такой вопрос, есть ли в Quartus аналог (* use_dsp48 = "yes" *) как в Vivado? Если есть, то как записывается? Если нет, то как в RTL прописать использование dsp в quartus? Благодарю.

Вот пример `timescale 1ns / 1ps package pack_rx; typedef struct packed { logic [31:0] m0; logic [15:0] m1; logic [7:0] m2;} STR_A; endpackage : pack_rx module rx_t import pack_rx::STR_A; #() ( input logic clk, input logic data_vd, input logic [15:0] data, output logic data_out ); STR_A STR_PAR; logic [7:0] state; logic r_data_out; initial begin r_data_out = 1'b0; state = 0; end always @(posedge clk) begin if (data_vd) begin state <= state + 1; case (state) 2:begin STR_PAR.m0[31:16] <= data; end 3:begin STR_PAR.m0[15:0] <= data; end 4:begin STR_PAR.m1 <= data; end 8:begin STR_PAR.m2 <= data[15:8]; end default:; endcase end else begin if ((STR_PAR.m0 == 32'h00001100) & (STR_PAR.m2 == 8'h05)) r_data_out <= 1'b1; else r_data_out <= 1'b0; end end assign data_out = r_data_out; endmodule

Здравствуйте. В модуле на systemverilog есть структура, объявленная в package: typedef struct packed { logic wen_fifo; logic [31:0] data_fifo_in; logic rd_fifo; logic [31:0] data_fifo_out; logic afull; logic fempty; logic wen_queue; logic rd_queue; logic qempty;} STR_FIFO; В симуляции все работает. В quartus 17.1 в signaltap я вижу, что структура почему-то не заполняется, хотя fsm отрабатывает верно, и ничего не оптимизированно. На systemverilog пишу недавно. Может я что-то упустил. Благодарю.

Здравствуйте. Такой вопрос, 1. Как понять, что два пакета относятся к одной tcp сессии? У них должны совпадать ip адреса источника и отправителя и должны совпадать порты источника и отправителя? Этого достаточно? 2. Как формировать поле Sequence Number (SN) в пакете tcp? SN - стартовый номер + кол-во всех посланных tcp байт в сессии. Значит надо взять Sequence Number от предыдущего посланного пакета и прибавить к нему tcp payload от предыдущего посланного пакета? Благодарю.

Благодарю

Здравствуйте. Подскажите, где в vivado посмотреть daemon xilinxd какого-нибудь ip-core ? Благодарю.

Благодарю всех за ответы.

Хорошо, если у меня битовый поток на входе с частотой 1МГц, 64 выборки, значит длина символа равна 64 мкс? Какая тогда будет частота несущего колебания? как ее подобрать или рассчитать?

Благодарю. А почему часть DDS лишняя? Выполняется в аналоговом тракте? И всё же хочу еще спросить. Длина одно символа равна целому числу периодов синусоиды или косинусоиды. А какое число периодов лучше брать за один символ? 1?