Jump to content

    

vitus_strom

Свой
  • Content Count

    609
  • Joined

  • Last visited

Posts posted by vitus_strom


  1. Спартан 2 не поддерживается версией 2.1 (потому как во времена когда его выпустили его не было в природе). Что касается версии 4.2 то Спартан 2Е она не поддерживает точно, а что касается Спартана 2, то в нем точно нет асинхронных (впрочем как и синхронных) установок, только збросы. И тут мне можете поверить так как именно по причине не поддерживания Foundation 4.2i мне пришлось пересесеть на более каличную в те времена Foundation ISE 4.2i

  2. вообще-то счетчик есть аккумулятор только когда на одном из входов у него 1 а описать это так

    process©

    begin

    if (C'event and C='1') then

    Length<= length+'1'

    end if;

    end process;

    только не уверен что пройдет Length поскольку это атрбут в вхдл

  3. Если речь действительно о Виртексе то у него нет асинхронной предустановки триггеров (примитивных) только асинхронный сброс, поэтому исходить нужно из этого

     

    если действительно нужен пресет поставте инвертор на входе и инвертор на выходе триггера с асинхронным сбросом

  4. Я бы не стал оптимизировать отдельные части поскольку (конечно если логика правильная) от размещения к размению временные характеристики могут существенно меняться, что действительно нужно оптимизировать так это количество уровней логики, расположение на кристалле, а так же использование рессурсов разводки

  5. Тогда сложнее очень бы посоветовал почитать даташит например вот что написано на длл для виртекс-е: "Input Clock Changes

    Changing the period of the input clock beyond the maximum

    drift amount requires a manual reset of the CLKDLL. Failure

    to reset the DLL produces an unreliable lock signal and output

    clock.

    It is possible to stop the input clock with little impact to the

    DLL. Stopping the clock should be limited to less than

    100 µs to keep device cooling to a minimum. The clock

    should be stopped during a Low phase, and when restored

    the full High period should be seen. During this time,

    LOCKED stays High and remains High when the clock is

    restored.

    When the clock is stopped, one to four more clocks are still

    observed as the delay line is flushed. When the clock is

    restarted, the output clocks are not observed for one to four

    clocks as the delay line is filled. The most common case is

    two or three clocks.

    In a similar manner, a phase shift of the input clock is also

    possible. The phase shift propagates to the output one to

    four clocks after the original shift, with no disruption to the

    CLKDLL control."

  6. отлаживать какой то отдельный кусочек в FPGA ИМХО нет никакого смысла потому как даже задав размещение раутер моежет разводить его каждый раз по разному, конечно можно поизвращатьсть с так называемыми хард макросами, но есть ли смысл вот в чем вопрос, по моему мнению если не нужно из FPGA выжимать край, то можно воспользоваться временными ограничениями