Jump to content

    

vitus_strom

Свой
  • Content Count

    609
  • Joined

  • Last visited

Posts posted by vitus_strom


  1. У меня не импортируются проекты из сдк, точнее, когда импортируешь, то говорит что все ок, но потом, если раскликнуть проект, то там ничего нет. Соответственно, ни о каком билде речи быть не может.

    У меня одноно так? Или кто то еще на такое напоролся?

    Витис скачан сегодня (то есть версия самая свежая на сенодняшний день)

  2. Боюсь что фай это устройство у которого с одной стороны физ уровень торчит (в нашем случае бекплейн, оптика или медь) а с другой стороны это интерфейс к маку

    Вам же похоже нужен левел 1 свитч (вырожденный в одно соединение)

  3. Добрый день!

    Не подскажет ли кто хороший документ на тему флорпланинга, различных хардмакросов, и относительного расположения модулей на кристалле в Квартусе стандарт.

    Пробовал сам разбираться но все как то разобщенно и нет общей картины к сожалению

  4. Приветствую!

    Требование к спецификации? - У каждой фирмы наверное свои - это вообщем то документ где описано что должен делать чип, возможно с некоторой детализацией внутренностей. Подобие даташита.

    Если я правильно понял требования = реквайрменты, описывает каждой строкой каждое требовани, обычно реквайрменты нумеруют и потом ссылаются в них в тестах при верификации.

    Каждый тест покрывает от одного до нескольких (небольшого количества) реквайрментов.

    Регрессия это набор таких тестов (коротких).

    Обычно окружение для верификации строится таким образом чтобы был тестбенч, к которому подключен девайс андер тест + модели внешних устройств + интерфейс для тестов. Собственно тесты взаимодействуют с верификационным окружением через этот интерфес.

     

     

     

     

  5. Если цена ошибки велика то обычно делают так:

    пишут спецификацию на продукт,

    из спецификации одна комманда пишет дизайн реквайрменты, другая верификейшн реквайрменты, 

    на основании реквайрментов пишутся планы проектирования и верификации,

    после этого дизайн тим делает дизайн удовлетворяя и возможно уточняя дизайн реквайрменты,

    верификейн тим - делает модели внешних устройств, тестбенч и тесты для покрытия верификейшн реквайрментов,

    потом пускается регрессия тестов и смотрится покрытие верификейшн реквайрментов и покрытие кода,

    если покрытие кода превышает порог то переходят к физической имплементации,

    после нее СТА и регресси на нетлисте с разными углами

    и уже после этого проверка на изделии....

     

    Тут я не упоминаю системный уровень когда идет подготовка спецификации.

  6. было такое

    обратите внимание что у вас чип c концовкой -i возможно у вас чип с концовкой -i-es, но вивадо 2018 по умолчанию их не видит - нужно определенное заклинание - чтобы оно их начало видеть мне кажется вивадо 2016 умеет работать с обоими.

    вот это заклинание попробуйте через tcl консоль 

    enable_beta_device xczu3сg*
    enable_beta_device*

    если появятся es чипы и поможет то добавте заклинание в init.tcl

  7. Когда то делал, на Кинтекс-7 через ядро контроллера памяти флеш/статик (точно не помню как называется), но не пошло...

    Ядро работало не корректно (стандартные тесты проходили, а при работе пачками вроде возникали проблемы, сейчас точно не помню) , разбираться и править корку в то время не было временных возможностей, поэтому пришлось все, что должно было лежать в ней, перевести во внутреннюю память.

    Сейчас бы мог вернуться к этому вопросу, но плата к сожалению не доступна...

     

  8. да возможно проблемы с настройкой стартапа (отсутствие лока, настройка цикла выстваления, отстутствие клока для стартапа).

    Но как правило с дефолтными настройками должно работать.

  9. 2 hours ago, Flood said:

    Кстати, столкнулся со странностью на Kintex US - в проекте, где инстанцированы SYSMON и блок SPI для конфигурационной флешки (т.е. используется STARTUP, через который выходит SPI CLK) - пин DONE остается в нуле после загрузки. При этом Internal Done status - high, Done pin - low. И чип работает. Всякие тестовые проекты, где нет ни того, ни другого - DONE поднимается

    Pin Done - это тристейт выход и если его снаружи кто то тянет вниз то соответственно он будет в нуле. Может быть проблема в этом? Хотя обчно (по крайней мере в более ранних версиях так было) внутреннее состояние читается прямо с пина.