Jump to content

    

vitus_strom

Свой
  • Content Count

    608
  • Joined

  • Last visited

Everything posted by vitus_strom


  1. overflow = (перенос из знакового разряда) xor (перенос из старшего бита данных)
  2. кто то совсем недавно пел (или тут или в телесистемах) что есть какой-то не то атрибут не то генерик без которого на спартане 3 не заводиться ДЦМ, и атрибут в доках не написан
  3. ядро это есть некая функция которую можно(в отдельных случаях и нельзя) параметризировать.... параметризация происходит в точке инстанцирования при помощи generic'ов
  4. я бы посоветовл посмотреть харр238 там немножко есть про то как строить такие системы
  5. Подобным образом вылетал ПАР неправильно был подключен в УЦФ файле пин... еще посмотри ограничения на подключения выходных сигналов к ДЦМ.... по моему с IBUfG на OBUF пускать нельзя
  6. "Как я понял Core Generator это тулза для генерирования таких блоков или модулей (кажись называется IP-core) которые можно потоммногократно использовать в своих дизайнах. Вот.... " - да поняли правильно.... "Почитал CORE Generator Guide... и понял следующее: Имеется какое-то кол-во этих самых IP-core и я могу на основе их (Recustomizing или Regenerating )создать свое..." - тоже правильно... "Не понятно как их менять???" - Во первых нужно убедиться есть ли у Вас сам коргенератор... Во вторых генератор можно вызвать 2-мя способами: как стандалон, либо из проекта. 1) стандалон - через кнопку Пуск->Programms->Xilinx->Xilinx ISE ->Accessories 2) в проекте создав новый коргенераторный файл После того как генератор запущен можно выбрать ядро из тех что есть и параметризировать его... В ответ на ваши манипуляции генератор создаст Вам некое количество файлов среди которых будет нетлист (EDN), и враппер файл (VHD или VHO непомню уже). Во враппере описано как поключить ваше ядро к дизайну... В принципе исходники корок есть где то в директории с инстваляцией пакета типа src/XilinxCoreLib там можно посмотреть как пишут люди....
  7. С налета вроде правильно... Вообще-то это ядро логического анализатора и есть ли смысл его переносить в другой проект не знаю, но если очень хочется то можно... В директории должны были появиться вхдл файлы типа Ila.vhd и еще один контроллера не помню как называется по-моему icon.vhd. Вот их то и можно вставить в любой проект
  8. а что именно интересует там же всё просто как грабли, давайте подскажу чего знаю
  9. Ваша ошибка в том что вы создаете схематик символ, у вас уже есть подключенный СДС файл вам его остается только имплементировать его, запрограммировать и смотреть что происходит на тех контактах которые вы запрограммировали, да если не будет ничего отрисровывать возможно придется поменять старт ап клок на JTAG
  10. При таком написании при RTL-симуляции меняться не будет, при остальных видах симуляции будет зависеть от синтезатора
  11. двойной клик на CDC файл тебя спасет... а дальше расскажешь ему какой кор ты хочешь иметь
  12. добавь в список чувствительности PC_RESET и меняться будет (это для симуляции) при синтезе будет зависить от синтезатора
  13. Протоколом, RMII уменьшенный МII в два раза меньше данных еще какие сигналы выкинули по моему... в 2 раза выше частота
  14. попробуй сменить атрибут S на R и посмотри соберется или нет, дело в том что у этого регистра приоритет сброса над установкой, а по включению Вы пытаетесь установить в 1, возможно что это проблема. С тем софтом с которым складывается посмотрите в FPGA editor'е как проинициализирован регистр
  15. С инкрементал, проект который собирался 40 минут, от синтеза до конца разводки, стал собираться минут 25 но это было давно в версии 4.2 что сейчас не знаю
  16. Да действтельно есть, прошу прошения видимо когда то давно я тоже попытался так сделать и у меня не пошло, после этого я думаю что так делать нельзя... Еще раз прошу прощения Можете показать тот кусок кода который это делает? Так ради замечания, старые версии у зайлинксов были такие глючнутые что вполне вероятно что это проблема софта, у меня был такой случай. В версии 4.2 был проект и в нем я активно использовал HU_SET констрейнты, в версии 5.1 оно не могло сложить проект по той простой причине что у них был в нем глюк... Так что это может и зайлинкс лукавить
  17. ну допустим Foundation 4.2 и Foundation ISE 4.2 на одной машине у меня работали (хотя важна последовательность установки)... дальше не знаю... я спрыгнул с Founadtion... А проекты нужно писать на языке тогда и проблем с портабельностью не будет...
  18. это еще вопрос и точности вашего симулятора, с какой точностью он прошитывает, поскольку перекос на сигнале клок весьма малая величина
  19. Последняя версия с оболочкой от ALdec, Xilinx Foundation 4.2i дальше зайлинкс прекратил сотрудническтво с Aldec и начал делать свою оболочку которая поначалу была весьма и весьма каличной но теперь вроде как более менее ничего... и называется это произведение Xilinx Foundation ISE 7.1i. А разве речь шла о 3.1, речь шла о 2.1 - хотя я могу и ошибаться дело то было чтоб не соврать лет эдак 6-7 назад
  20. Уважаемый а какой сигнал у Вас подан на FeedBack вход? к тому сигналу оно его и притягивает по фазе...
  21. Спартан 2 не поддерживается версией 2.1 (потому как во времена когда его выпустили его не было в природе). Что касается версии 4.2 то Спартан 2Е она не поддерживает точно, а что касается Спартана 2, то в нем точно нет асинхронных (впрочем как и синхронных) установок, только збросы. И тут мне можете поверить так как именно по причине не поддерживания Foundation 4.2i мне пришлось пересесеть на более каличную в те времена Foundation ISE 4.2i
  22. Ой точно, я так давно не программировал что забыл как это называется... Тогда почему же они не подходят?