Jump to content

    

vitus_strom

Свой
  • Content Count

    602
  • Joined

  • Last visited

Everything posted by vitus_strom


  1. Такое ощущение что Vitis 2019.2 вообще не употребительный в пищу, я пробовал перетянуть проекты из 2019.1 с нулевым успехом. Поэтому откатился на SDK 2019.1.
  2. да да я знаю поэтому и искал подобную настройку и в этом кабеле
  3. это для Ethernet Blaster, для USB Bllaster я не нашел как изменить частоту
  4. Ну ничего невозможного нет конечно, но сложности есть конечно... Как последний вариант можно рассматривать. Сейчас уже не вспомню, придумывать не хочу. Давно было, более полугода назад Сейчас стоит 8 МГц - похоже осталось с прошлого раза, когда менял
  5. Понимаю, моя телепатия тоже заканчивается поэтому обратился к помощи зала, может кому удалось побороть :) Сейчас уже не вспомню, придумывать не хочу. Давно было, более полугода назад
  6. поменять кабель вряд ли получится - можно ли что то сделать чтобы улучшить ситуацию? Второй кабель точно интеловский правда за давностью я подзабыл что это не USB Blaster I, а Ethernet Blaster Вспомнил - есть фото его правда не ахти: Еще вспомнил что уменьшение частоты не помогло на нем... Еще в тему - нашел пару соообщений на эту тему на форуме у интела но ответов там не последовало совсем, что странно
  7. Одно из них... Как по мне так длинноват шлейф, но программирование проходит, поэтому грешить что джитаг разведен некорректно я бы не стал. Вторую сфотографировать не получится, могу сказать что плата от Solarflare (поэтому подозревать в некорректной разводке тоже бы не стал), собственно тоже программирование проходит (другая такая же работает у меня на рабочем месте локально, но кабель другой) Второй кабель точно интеловский.
  8. К сожалению не могу... оба девайса удаленные, осцилоскопов на месте нет...
  9. Добрый день коллеги! Уже не первый раз сталкиваюсь с такой проблемой при работе USB blaster I & SignalTap: Error (12852): Data integrity error is detected during JTAG communication. The Signal Tap result is not trustworthy. Please check the JTAG chain. При программировании соф файла, квартус не ругается все проходит без проблем, но как только запускажшь синхронизацию или чтение данных с сигнал тапа то сыплются сообщения что я привел выше. Была идея снизить частоту TCK но похоже USB Blaster I не умеет это. Может кто то подскажет какую нибудь здоровю мысль или кто то поборол это - отмечайтесь в комментах, буду благодарен.
  10. собственно уже писал по заявлению амазонов у них можно подключать различные потоки на вход из их библиотек Что у них за библиотеки я не смотрел и подключать не пробовал
  11. Я когда то немного занимался этой темой. Использовал средства проектирования на Амазоне для Зайлинкс, смысл в том что Вам не надо ничего покупать и вы можете пользоваться софтом или железом сразу + если нужно железо помощнее то легко перейти на него - это для средств проектирования. Что касается плат то в то время там имели только пару самых дорогих плат, при этом там же на амазоне по словам представителей зайлинкса можно было подключить например базу данных по анализу днк, и еще много всякого, например пакеты разные - сам я этим не пользовался поэтому подтвердить или опровергнуть не смогу. Если у кого то есть больше информации то буду рад узнать что то новое на эту тему :)
  12. Поищите апп ноте от Xilinx по поводу использования СКВ, там есть рекомендации как заводить над их проектами СКВ. Но вообщем RobFPGA по сути сказал что там написано.
  13. В вивадо каждая стадия имеет в настройка tcl.pre и tcl.post... То есть перед и после синтеза, ининциализацииб оптимизации, повер оптимизации, плейса, пост плейс повер оптимизации, пост плейс физической оптимизации, рутинга пост рут физичесокй оптимизации и записи битстрима можно воткнуть свои скрипты. Может это как то Вам поможет?
  14. У меня не импортируются проекты из сдк, точнее, когда импортируешь, то говорит что все ок, но потом, если раскликнуть проект, то там ничего нет. Соответственно, ни о каком билде речи быть не может. У меня одноно так? Или кто то еще на такое напоролся? Витис скачан сегодня (то есть версия самая свежая на сенодняшний день)
  15. Боюсь что фай это устройство у которого с одной стороны физ уровень торчит (в нашем случае бекплейн, оптика или медь) а с другой стороны это интерфейс к маку Вам же похоже нужен левел 1 свитч (вырожденный в одно соединение)
  16. если не планируете покупать вагонами то к бродкому нечего соваться )
  17. Ну на картинке с одной стороны 40GbE а с другой 25GbE :) и не прямо оно а через фифо, возможно есть какие то фаи которые понимаю KX/KR/KR4 и оптик в одном корпусе
  18. :) что значит напрямую? все одно надо разобрать один фай левел и собрать в другой. (KR/KX достаточно отличаются от R)
  19. FPGA от Xilinx или Intel справились бы