vitus_strom

Посмотрите у Аналог Девайсез есть проект phy/link layer (при GPL лицензии даже бесплатный) если повезет может быть и проект на ваш чип . Есть разница между A/B/C спецификациями я так понимаю у зайлинкса поддержка B/C.

Добрый день! Пытаюсь подключись ядро ДДР3 контроллера к текущему проекту но квартус (версия 18.1) показывает большие слаки при переходе с afi_clk на pll_hr_clk (200 MHz -> 400 MHz). Частота ДДР3 800 MHz. FPGA - Stratix V. Заполеность чипа порядка 2/3. При ближайшем рассмотрении виолейшенов в тайм квесте пришел к выводу что при разводке получается большой skew (порядка 800 пикосекунд) между этими клоками несмотря на то что они является разными выходами одной плл, правда после запуска p0_pin_assignment.tcl в qsf файл прописываются требования для pll_hr_clk разложить его на DUAL-REGIONAL CLOCK, а afi_clk на GLOBAL CLOCK. В самом ГУИ ддр контроллера настроек для коррекции насколько я понял нет. Попытка залезть в исходники и покрутить фазу одного из клоков не помогла (возможно установил не правильные значения, собираюсь попробовать снова) Попытка найти какие то настройки фиттера или установки в QSF файле тоже не принесла результатов. Если кто то такое проходил или знает как лечить буду рад любому совету Заранее благодарен. пы.сы. Уважаемые модераторы, если я разместил тему в неправильном разделе, прошу не бить ногами и перенести в правильное место

Приветствую, понадобилось мне закрыть свои исходники от чтения, лицами к проекту не причастными . Проект в квартусе 18.0. Хотелось бы конечно закриптовать по стандарту IEEE 1735, но не совсем понял есть ли такая возможность в Quartus Standart Edition 18.0. На данном решении не настаиваю, если есть другие методы буду рад если посоветуете что то. Если кто то сталкивался тоже буду рад совету. Заранее благодарен.

Вы по какому стандарту программировали контроллер? :)

Тоже когда то доглго долбился с mipi dsi, поэтому ключевой вопрос какая версия стандарта у вас. Если не та которая нужна это может быть проблемой. Проблема будет в разночтении конфигурационной последовательности. Если в дисплее есть тестовый режим попробуйте его завести.

Тоже можно, но если есть ядро в ФПГА то почему бы и не в ФПГА

Не понял, в каком каталоге? Смотрите на сайте SLS: https://www.slscorp.com/ip-cores.html а сорри недопонял... ну если есть и не жалко, то немогли бы вы поделиться? FPGA, все равно какое - пока сферический конь в вакууме

и сколько денег, хотя у синопсиса дешево не бывает подозреваю :) А где есть что то в IP каталоге не нашел

Думал уже есть у кого то из гигантов но как оказалось только USB2.0 посему решил спросить тут может кто с третьей версией встречал корку... Заранее балогодарен за ответы.

с третьего раза увидел мелкий текст :) спасибо

Просветите плиз что за зверь и для чего нужен?

Такое ощущение что Vitis 2019.2 вообще не употребительный в пищу, я пробовал перетянуть проекты из 2019.1 с нулевым успехом. Поэтому откатился на SDK 2019.1.

да да именно это я и имел ввиду выше

да да максимально упрощенный с тем же успехом