Jump to content

    

vitus_strom

Свой
  • Content Count

    586
  • Joined

  • Last visited

Community Reputation

0 Обычный

About vitus_strom

  • Rank
    Знающий
  • Birthday 07/21/1974

Контакты

  • Сайт
    http://
  • ICQ
    0

Recent Profile Visitors

3930 profile views
  1. Добрый день! Не подскажет ли кто хороший документ на тему флорпланинга, различных хардмакросов, и относительного расположения модулей на кристалле в Квартусе стандарт. Пробовал сам разбираться но все как то разобщенно и нет общей картины к сожалению
  2. этого не скажу, как правило это внутренние документы и наружу они не выходят.
  3. Приветствую! Требование к спецификации? - У каждой фирмы наверное свои - это вообщем то документ где описано что должен делать чип, возможно с некоторой детализацией внутренностей. Подобие даташита. Если я правильно понял требования = реквайрменты, описывает каждой строкой каждое требовани, обычно реквайрменты нумеруют и потом ссылаются в них в тестах при верификации. Каждый тест покрывает от одного до нескольких (небольшого количества) реквайрментов. Регрессия это набор таких тестов (коротких). Обычно окружение для верификации строится таким образом чтобы был тестбенч, к которому подключен девайс андер тест + модели внешних устройств + интерфейс для тестов. Собственно тесты взаимодействуют с верификационным окружением через этот интерфес.
  4. Если цена ошибки велика то обычно делают так: пишут спецификацию на продукт, из спецификации одна комманда пишет дизайн реквайрменты, другая верификейшн реквайрменты, на основании реквайрментов пишутся планы проектирования и верификации, после этого дизайн тим делает дизайн удовлетворяя и возможно уточняя дизайн реквайрменты, верификейн тим - делает модели внешних устройств, тестбенч и тесты для покрытия верификейшн реквайрментов, потом пускается регрессия тестов и смотрится покрытие верификейшн реквайрментов и покрытие кода, если покрытие кода превышает порог то переходят к физической имплементации, после нее СТА и регресси на нетлисте с разными углами и уже после этого проверка на изделии.... Тут я не упоминаю системный уровень когда идет подготовка спецификации.
  5. есть большая вероятность что разъем в правом верхнем углу это JTAG. Чтобы убедиться надо прозвонить пины 15, 16, 17, 30 на этот коннектор и зарисовать схему...
  6. ASIC всегда побьет FPGA, но главная проблема ASIC'ов, их как правило не выгодно делать партиями менее 100000 штук, ну и цена ошибки там тоже значительно выше.
  7. "В jtag, кстати, нет арма. Вы про эту цепочку? :" вроде dummy_dap есть попробуйте зашить бит файл в сдк 2017.1 вроде баг был не хотел программить чипы но из вивадо хардваер менежера все работало
  8. я собственно про это и говорил... но если уже не говорит что нет несоответствия то вы на шаг впереди
  9. было такое обратите внимание что у вас чип c концовкой -i возможно у вас чип с концовкой -i-es, но вивадо 2018 по умолчанию их не видит - нужно определенное заклинание - чтобы оно их начало видеть мне кажется вивадо 2016 умеет работать с обоими. вот это заклинание попробуйте через tcl консоль enable_beta_device xczu3сg* enable_beta_device* если появятся es чипы и поможет то добавте заклинание в init.tcl
  10. корка называется AXI EMC я не говорил что нужно так делать :) в моей ситуации это было быстрое решение проблемы.
  11. Когда то делал, на Кинтекс-7 через ядро контроллера памяти флеш/статик (точно не помню как называется), но не пошло... Ядро работало не корректно (стандартные тесты проходили, а при работе пачками вроде возникали проблемы, сейчас точно не помню) , разбираться и править корку в то время не было временных возможностей, поэтому пришлось все, что должно было лежать в ней, перевести во внутреннюю память. Сейчас бы мог вернуться к этому вопросу, но плата к сожалению не доступна...
  12. да возможно проблемы с настройкой стартапа (отсутствие лока, настройка цикла выстваления, отстутствие клока для стартапа). Но как правило с дефолтными настройками должно работать.
  13. Pin Done - это тристейт выход и если его снаружи кто то тянет вниз то соответственно он будет в нуле. Может быть проблема в этом? Хотя обчно (по крайней мере в более ранних версиях так было) внутреннее состояние читается прямо с пина.