Перейти к содержанию

    

diesel082

Участник
  • Публикаций

    7
  • Зарегистрирован

  • Посещение

Репутация

0 Обычный
  1. Всем привет. Решил тоже заглянуть и поприставать к Вам (ко всем) с вопросами по трассировке DDR. Кто ответит - буду весьма признателен. Вот вопросы: 1. Подскажите, из всех цепей групп адресов, клока, даннх, команд какие цепи должны быть самые длинные? Цепи клока? Если да, то на сколько длиннее самой длинной цепи в пределах одного байта? 2. Слышал что у клока есть требование к определенной длине линий, например 2,25 дюйма (информация с IMX6DQ6SDLHDG.pdf) Хотя это может быть требование именно для клока с применением процессора IMX6DQ6SDLHDG 3. Обязательна ли трассировка всех цепей одного байта в одном слое для DDR3? Или можно в смежных слоях с общим опорным слоем делать и достаточно? 4. Что если в части опорного слоя применить плейн питания, можно так (я по краям плейна 0,01 мкФ конденсаторы по всему плейну постовлю от перепадов напряжения по плейну)
  2. Цитата(ClayMan @ Jun 9 2015, 09:56) Тогда запасайтесь терпением А что не так с Altium? Длины выравнивает, дифпары разводит. Главное правильно задать правила Я уже в принципе сделал. Да, в перывый раз часа 4 еще раз читал теорию и даташит на процессор, вторые 16 ч разводил DDR Длины выравниваются аж бегом, просто инструмент еще 1,5-2,0 ч осваивал и правила настраивал
  3. Цитата(EvilWrecker @ May 27 2015, 11:13) Я бы на вашем месте начинал бы с DDR3/4 - гораздо более приятные в разводке: если начнете с тройки есть отличные видео от Zuken на ютубе где рассказывается что почем, по ней все хорошо расписано- что про топологию, что про свапы. Проблемы же я ожидал в другом месте- а именно в каком САПР Вы собираетесь выравнивать проводники. 1. Что в схеме заложили (а именно DDR2, а не DDR3/4) то и приходится трассировать 2. САПР - Altium Designer
  4. Больше никто ничего не предложит не подскажет?
  5. Цитата(agregat @ May 25 2015, 10:16) Смотрите далее по тексту. Как трассировать CK и ADDR_CTL в таблице 6.33, как трассировать DQ и DQS в таблице 6.34, DQGate в таблице 6.35. Там даны полные данные что относительно чего выравнивать и какая длина. Равнять все что есть в таблицах. А это клоки CLK, адрес и управление MA[..], RAS, CAS, WE, BA и т.д., стробы DQS, DQM, данные DQ и конечно питание надо качественно отработать. Кроме того надо разместить над референсными планами земли и учесть что данные и стробы разводятся на одном слое, а адрес и управление на другом. Лучше всего набрать в гугле DDR2 PCB Desigh Guideline и прочитать ВСЕ что есть по ссылкам, начиная от Micron и заканчивая Fujitsu. Когда в голове будет полное понимание начинать трассировать. Спасибо что ясность по классам чуть внесли Гуглил по поводу "DDR2 PCB Desigh Guideline". Читать просто много, на русском инфы нет (понятнее и быстрее было бы) времени особо нет, вот и решил спросить.
  6. Доброго всем времени суток! Исходные данные: процессор - TMS320DM365 память - MT47H128M16RT-25E Что нужно: Совсем не умею разводить DDR, DDR2 (про DDR3 пока молчу) Есть микросхемка TMS320DM365 от Texas (даташит по ссылке в исхождных). На стр. 115 приведены три таблицы, с классами цепей. В таблице 6-30 3 три класса "CLK", в таблице 6-31 четыре класса сигнальных (классы ADDR_CTRL, DQ0, DQ1, DQGATE). Мне какие по длине равнять, напишите имена классов? и то что по табл. 6-30 классы CK, DQS0, DQS1 мне нужно равнять их с чем-то? Или CLK цепи дифпарами просто вести? Выручайте