Перейти к содержанию

Andy111

Участник
  • Публикаций

    20
  • Зарегистрирован

  • Посещение

Репутация

0 Обычный

Информация о Andy111

  • Звание
    Участник
  1. Цитата(Alex Ko @ Dec 6 2017, 07:39) Это не нарушения, это Subnet Jumpers - по всей видимости, результат сваппинга пинов на FPGA с последующим автоматическим добавлением этих джамперов в разрывы цепей, мЕеньших заданного значения (Route - Add Subnet Jumpers) Спасибо за ответ) Вроде разобрался, то есть был применен Escape routing и Pin Swapping для более быстрой и качественной разводки FPGA, а потом были добавлены Subnet Jumpers что бы не было необходимости вручную дотрассировывать цепи. И еще один глувый вопрос: получается что эти Subnet Jumpers в итоге (в Gerber файлах например) это ведь сплошная дорожка без разрыва?
  2. Добрый вечер. Стал изучать PCB дизаин одного из примеров в Altium Designer 16.0.(C:\Users\Public\Documents\Altium\AD16\Examples\DB31 Altera Cyclone II F672). Непонятен один момент. Дорожки которые идут к BGA корпусу ПЛИС прерываються заштрихованной линией (см. рисунок). Не могу понять что Altium хочет показать этими штриховками) [attachment=110091:tracks.jpg]
  3. Цитата(Alex11 @ Apr 15 2017, 21:56) Поставить-то юудет хорошо, только реализовывать программно Вы его замаетесь. Поставьте жесткое - оно не очень сильно отражается на разборчивости речи.А как правильно реализовать "мертвую зону"? Получается что просто сравнивать входной отсчет с неким номинальным уровнем неверно, нужно наверное среднее значение сигнала на каком-нибудь промежутке времени считать?
  4. Цитата(Alex11 @ Apr 13 2017, 18:41) Конкретно этой АРУ не знаю, но с постоянными времени нужно аккуратно играться до получения нужного Вам результата. По нашему опыту, постоянных времени должно быть две - одна для повышающегося уровня входного сигнала - короткая. Ступенчато увеличенный сигнал приводился в номинал за 0.2 сек. Для понижающегося уровня входного сигнала постоянная времени должна быть существенно больше - порядка 2 сек. Иначе на речи все выглядит безобразно - сигнал все время прыгает на паузах между словами. И еще полезно сделать "мертвую зону" - пока выходной сигнал не вышел за некие границы вокруг номинала - не трогать усиление вообще. Спасибо за ответ. А можно ли поставить "мягкое ограничение" сигнала после АРУ для полного исключения эффекта перегрузки, чтобы уровень сигнала не поднимался выше определенного значения вообще? Как это реализовать на C?
  5. Добрый день. Есть реализация цифрового логарифмического АРУ для речи из книги Лайонса (постоянная времени такого АРУ не зависит от амплитуды входного сигнала). Возможно вопрос банальный, но тем не менее хотелось бы узнать из каких соображений выбирать постоянную времени речевого АРУ для получения наилучшего результата. Видел разные значения от 0.05с до 0.1с, хотелось бы получить более конкретные значения)
  6. А можно ли интегратор на КИХ-фильтре реализовать? Если да, то как проще синтезировать коэффициенты? Нужно будет в fdatool вручную задавать АЧХ или можно специальный фильтр выбрать (если все правильно понимаю, фильтр Гильберта сдвигает фазу сизнала на 90 градусов, можно ли его использовать в качестве интегратора?)
  7. Цитата(_pv @ Aug 10 2016, 10:20) сделайте интегратору небольшую "утечку заряда" которая и будет неким ФВЧ, if (sum > 0) sum -= 1; if (sum < 0) sum += 1; Интересное решение с "утечкой сигнала) По идее такой подход не должен вызвать никаких искажений выходного сигнала?
  8. Цитата(Maverick @ Aug 10 2016, 06:39) здесь смотрели? Спасибо за ссылку. Только не совсем понимаю как интегратор с насыщением решит мою проблему со смешением синусоидального сигнала на выходе интегратора (из-за случайной начальной фазы сигнала).
  9. Всем доброго дня. В цифровом фм приемнике на ПЛИС необходимо реализовать интегратор. Сумматор с обратной связью работает хорошо, но на выходе интегратора, реализованного таким образом, возникает смещение из-за случайной начальной фазы входного сигнала. Есть ли простые способы избавиться от этого смещения? Или лучше реализовать интегратор с помощью фильтра? Если фильтр, то какой?
  10. Цитата(serjj @ Apr 12 2016, 07:21) В передатчике после IFFT последние Ncp сэмплов выхода фурье копируются в начало, при этом цикличность преобразования обеспечивает непрерывность фазы в точке стыковки. Полученный блок из Ncp+Nfft сэмплов передаётся. В приёмнике нужно выбрать соответственно Nfft сэмплов. Начало окна Фурье выбирается на интервале Ncp/2:Ncp с помощью схемы временной синхронизации. Т.о. на вход FFT поступят сэмплы Ncp/2+K+1:Ncp/2+K+Nfft, где K определяется схемой точной подстройки окна (fine timing). Извиняюсь за глупый вопрос, но зачем нужно именно увеличивать длину символа и вставлять туда его копию. Почему просто не заставить приемник подождать например 1/4 от времени символа.
  11. Добрый вечер. Хотел узнать подробнее о реализации защитного интервала в OFDM. Например нужно вставить защитный интервал, который составляет 1/4 от OFDM символа. Должны ли мы увеличивать время одного OFDM символа на одну четверть и вставлять туда копию символа или достаточно будет сделать так, что бы во время защитного интервала приемное устройство просто игнорировало поступающий сигнал на промежутке времени, равном 1/4 от OFDM символа.
  12. Добрый день. Возможно ли выделить полезный сигнал из зашумленного сигнала если уровень шума на порядки больше, чем уровень полезного сигнала. При этом шум - случайная величина не с нормальным распределением вероятностей. В качестве сигнала выступает поток цифровых данных.
  13. Цитата(NahaL @ Dec 21 2015, 08:44) Для начального сброса нужна тактовая и проинициализированный счётчик. Пример на VHDL Кодsignal StartReset        : std_logic; signal Reset_count    : integer:=0; Process (clk) begin    if (clk'event and clk= '1') then       if (Reset_count >= 100000) then          StartReset <= '0';       else          StartReset <= '1';          Reset_count <= Reset_count + 1;       end if;    end if; end process; По сигналу StartReset сбрасываете что хотите... Спасибо за помощь. Попробую.
  14. Цитата(NahaL @ Dec 21 2015, 07:57) Более походит на не соблюдение временных диаграмм ( Timing Constrainst). У Вас они выставлены? P.S. Ну и выставите регистр в ноль при начальном сбросе. Частоты вроде небольшие, но все равно попробую применить констрейнты, может поможет. А что насчёт начального сброса? Где можно взять подобный сигнал или как по-другому можно организовать систему сброса регистров при загрузке прошивки в ПЛИС?
  15. Добрый день. Работаем с коллегами над небольшим проектом под spartan 6 low power. Проект представляет из себя несложный коммутатор с набором интерфейсов (spi, uart и т. д.). Проект уже готов однако при тестировании на железе возникает следующая проблема: время от времени (не всегда) при очередной загрузке проекта в ПЛИС, последний отказывается работать правильно (при этом прошивка заливается без ошибок). Мы выяснили что проблема в работе интерфейса SPI, а именно данные от ПЛИС по miso валятся со сдвигом; это наводит на мысль что регистр, используемый для выдачи данных инициализируется не нулевым значением. Возможно ли такое, что при загрузке прошивки в ПЛИС некоторые регистры каким-то образом могут инициализироваться не нулем (как написано в hdl-коде), а другим значением? Кто-нибудь сталкивался с подобным и как это исправить?