Jump to content

    

MobyDick

Свой
  • Content Count

    61
  • Joined

Community Reputation

0 Обычный

About MobyDick

  • Rank
    Участник
  • Birthday 05/12/1971

Контакты

  • Сайт
    Array
  • ICQ
    Array

Информация

  • Город
    Array

Recent Profile Visitors

1268 profile views
  1. На всякий случай отмечу, что в том документе они умалчивают об ещё одном различии: - в ревизии "D" было "All inputs (SI, SCK, CS#, WP#, and RESET#) are guaranteed by design to be 5-Volt tolerant" (-0.6V to +6.25V); - в ревизии "E" стало "-0.6V to VCC + 0.6V"
  2. Видимо, имеется в виду эта тема: Проблема с БайтБластером в Квартусе (Смешанная JТАG - цепочка)
  3. Не знаю, как насчёт купить, но что касается - есть ещё, как минимум, HIGHLAND (SHENZHEN) ELECTRONICS CO., LTD (на русском языке в том числе).
  4. Проверил с EP3C40F324C6 в Q72sp2 - компилирует без ошибок в т.ч. в "active parallel" .qsf не руками ли правите? Кроме CYCLONEII_RESERVE_NCEO_AFTER_CONFIGURATION (используется для CII и CIII), была ещё RESERVE_NCEO_AFTER_CONFIGURATION
  5. Во II-x и III-x CYCLONE'ах (в отличие от I-х) вывод nCEO может использоваться в User mode в качестве обычного I/O: Assignments -> Device -> Device and Pin Options -> Dual-Purpose Pins: nCEO => Use as regular I/O
  6. Quartus II Handbook -> Volume 1: Design and Synthesis -> Section II. Design Guidelines -> Chapter 6 -> Recommended HDL Coding Styles (603KB)
  7. Вопрос о снятии ограничения на размещение в Альтеровских матрицах недифференциальных выводов рядом с дифференциальными (например, стандартов "2.5V" и "LVDS") поднимался неоднократно. Ранее для решения этой проблемы предлагалось патчить один из файлов в Квартусе. Как выяснилось, легальное решение проблемы уже давно существует (упоминается, по крайней мере, ещё в Help'е Квартуса 4.1). Нужно указать в Assignment Editor для недифференциального вывода опцию Toggle Rate = 0 MHz (или в .qsf-файле: set_instance_assignment -name TOGGLE_RATE "0 MHz" -to SingleEndedPin). Этот же метод можно применить при необходимости использования выводов по соседству со входом VREF. Вопрос неоднократно освещался в Альтеровской "Knowledge Database" (например, Solution ID rd08042004_1048,rd05052003_3407,rd06012004_4535) См.также: - AN 466 - Cyclone III Design Guidelines (Board Design Considerations > I/O Consideration > Pad Placement Consideration) - Quartus II Settings File Reference Manual (Fitter Assignments > TOGGLE_RATE).
  8. Открылся пару месяцев тому назад. Обсуждаемые темы - FPGA, CPLD, Quartus & 3rd-party EDA, NIOS, IP cores... www.alteraforum.com
  9. С юбилеем! :tort: Мы помогаем форуму - форум помогает нам! :beer: За взаимовыгодное сотрудничество! :beer:
  10. Для VHDL и Verilog - посмотрите в сторону Notepad++:
  11. У Альтеры есть документ: "altclkctrl Megafunction User Guide" (ug_altclock_mf.pdf) - полезной информации там побольше, чем в HELPе Квартуса и в Циклоновской доке. В частности:
  12. Похоже, это мои (минус ещё 1%):
  13. Попытка №2: 200-9.52=190.48р на Яндекс через терминал. Udofun, народ ждёт подтверждения (хотя бы и отрицательного)!..
  14. Насколько я знаю, Альтера планирует выпустить Cyclone III в первой половине 2007-го. Они будут выполнены по 65-нм технологии. А предполагаются ли какие-то изменения в архитектуре?