psygash

Если идти по маршруту Cadence то: Cadence IC - схематика, топология, фронтэнд для симуляции Spectre - аналоговая симуляция PVS - LVS/DRC QRC - экстракция Voltus - анализ падений напряжения IUS/XCELLIUM - цифровая/смешанная симуляция Genus - цифровой синтез Encounter - Цифровая топология, но для начала и с учетом вашей специфики это лучше отдавать на аутсорс, на проект человека найти не проблема Ну Матлаб естественно Что касается RHEL - для небольшого коллектива по началу можно не заморачиваться, на том же Mint/Ubuntu прекрасно все работает.

Это не проблема) Вот их официальные дистрибьютеры: https://skbis.ru

Есть, смотрите здесь http://www.ichaus.de/keyword/Interpolators

Спасибо! То что надо.

Коллеги, посоветуйте может кто уже сталкивался - что можно поставить из отечественных малогабаритных разъемов с "ВП" для настройки изделия. Сейчас в гражданской версии используем PBD-1.27-10S http://www.chipdip.ru/product1/8271065872/. Есть ли что-нибудь в подобных вменяемых габаритах и для поверхностного монтажа из нашего?

В amsControlSpectre.scs задается: simulatorOptions options temp=27.0 tnom=27 scale=1.0 scalem=1.0 \ reltol=100e-6 vabstol=1e-6 iabstol=1e-12 homotopy=all limit=delta \ gmin=1e-12 rforce=1 maxnotes=5 maxwarns=5 digits=5 pivrel=1e-3 \ checklimitdest=psf Process в смысле модели? как include их делайте

Цитата(alexunder @ May 29 2015, 22:58) Совершенно верно Я неправ. Экстраполировал свой (небольшой) опыт на весь остальной мир (на нашем фабе приходилось все упомянуты моменты выяснять самостоятельно). Извините. Без обид. У меня тоже был такой опыт в начале профессиональной деятельности.

Цитата(alexunder @ May 29 2015, 22:33) позвольте, но с набором голых GDS фаб мало чего Вам сделает. GDS-это только топология. А как насчет инфрмации о слоях, где чего сколько напылить, где ALD пройтись и сколько, какое легирование/подлегирование и пр? Без этой информации ни один процесс не запускается. А на таких важных шагах как CMP могут вообще попросить переразвести отдельные блоки, если снятие лишнего материала будет проходить неравномерно (неоднородные плотности разводки, аналогичные проблемы есть при травлении печатных плат). Имея всю эту информацию как раз можно и делать выводы о заказной СБИС и при желании впихнуть туда что-то, но можно, как тут где-то писали, сломать при этом мозг. Да и кому нужно ставить закладку в ширпотребный МК или медиапроцессор для очередного айфона? Как это мало что сделает? Где чего там подлегировать и т.д. это техпроцесс. Он поставлен и един для всех заказчиков (ну может такие как интел и ксайлинкс могут совместно с фабрикой делать свои процессы, но для остальных он фиксирован). Фабрика дает всю необходимую информацию для проектирования по которой фирмы делают чип. Для фабрики GDS и выбранный техпроцесс это вся исходная информация.

Цитата(krux @ May 29 2015, 22:09) ну вобщем-то да, ничто не мешает посмотреть уже разбракованную после ATPG, но ещё не порезанную вафлю. весь вопрос только к оборудованию и чистоте помещения. вот уж не знаю, можно ли это сделать тут. Не только посмотреть, но и послойно снять и восстановить схемотехнику при необходимости. В том числе и у нас. Вероятность подложить бяку (в том числе чисто технологическую) на этапе GDS-фабрика-чип вообще практически равна нулю, а вероятность обнаружения почти стопроцентная. Это теоретически можно сделать на этапе разработки архитектуры, схемотехники чипа если так сказать "купить" нужного человека. Вот тогда вполне возможно то о чем говорит Dr.Alex.

Цитата(a123-flex @ May 29 2015, 21:13) --------------------------------------------------------------------- те, правильно ли я понимаю, резюме про закладки следующие: вряд ли современный/продвинутый фаб примет топологию, ну может от каких-то фаблесс гигантов, типа Ксайлинса или Альтеры, с которыми уже работали. а с обычным пользователем: дизайн центр при фабе получает дизайн в некотором более или менее законченом виде (зависит от флоу), из этого дизайна _там_ делают топологию. топология IP в руки пользователей вообще не попадает, они получают симуляционную модель ну и еще модели их дофига (сейчас неважно), а само IP только через дизайн центр при фабе 1. при обычной работе с фабами, фаб может впихнуть в кристалл все что угодно и проконтролировать это невозможно Вообще-то фабу отдается только gds, он про внутренности и функционал ничего не знает, разве что про свои ip-блоки. Так что сам он ничего не подсунет. Проконтролировать соответствие топологии кристалла исходному gds-су также не составляет больших проблем и не так дорого. Так все работают, а не только "гиганты"

Не усложняйте. Для свидетельства на программу для ЭВМ без разницы на каком языке она написана. В реферате указываете язык.

Регистрируйте как программу для ЭВМ, мы уже не раз так делали. Заполняете комплект простых документов (1-2 формы + реферат), прилагаете распечатку исходников, платите пошлину и вперед. Прохотит где-то месяца 3 до получения свидетельства о регистрации.

Актуально

Если еще не нашли пришлите на prokofiev гав-гав idm-plus.ru

Требуется инженер-измеритель в отдел тестирования микросхем Задачи - подготовка документации на испытания, разработка методик испытаний, разработка оснастки, программ испытаний, тестов, проведение испытаний и анализ их результатов. Работа на измерительных комплексах Teradyne Ultraflex и Sovtest ATE FT-17. Требования: - базовые знания аналоговой и цифровой схемотехники; - умение работать с современными измерительными приборами; - опыт работы в программном обеспечении VeePro, LabVIEW или подобных программных продуктах; - умение читать и оформлять документацию по ЕСКД; - опыт монтажа печатных плат; - опыт работы в P-CAD или Altium; - умение вникать в проблему и желание развиваться Полная занятость на предоставляемом предприятием рабочем месте с 40-часовой рабочей неделей. Наше местонахождение: Зеленоград, экономическая зона МИЭТ. Финансовые условия и другие подробности при встрече. Пишите в личку или +7903-2694365 Георгий