turnon

Вижу вы используете FileX, поделитесь впечатлениями, хотелось бы подробностей. Описание впечатляет. Но смущает что на github ни одного бага в Issues, такое впечатление что мало кто использует. Сейчас использую LittleFS, надоело, куча критичных багов в Issues, при большом количестве файлов или когда много перезаписей - создание/открытие нового файла занимает очень много времени, срабатывает вочдог. Хочу от нее уйти. Но голая FatFs тоже не подходит, от файловой системы нужны устойчивость к сбоям питания и выравнивания износа для работы на SPI FLASH 8 MB. Ну и чтобы для этого не нужно было 128 KB RAM. Вроде все это заявлено FileX с FAULT_TOLARANCE, LevelX оттуда же для выравнивания изности. Не нашел только требования к RAM.

Давго хотел узнать, чем полигон от дорожки отличается с точки зрения производства, что ему нужен увеличенный зазор?

Спасибо. Самое подробное что видел. Все остальное - как копии друг друга. Но опять же: Тут пишут что экран вокруг кварца заземлять на полигон снизу, а к VSS провести отдельную дорожку сверху. А тут уже можно без отдельной дорожки на VSS - все заземляем на полигон снизу, и VSS тоже на полигон снизу. Выходит таки надо делать вырезы во внутренних слоях земли и питания под кварцами? Что же скажет @EvilWrecker по этому документу?

Нет, или я не в курсе. Есть Hole to Hole - 0.254 в файле правил от JLCPСB. Еще annular ring на сайте JLCPСB - 0.13 via / 0.2 pad, а в файле правил - 0.076 для всех. Непонятно, верить этому файлу правил или нет.

Top, Bottom: Остальное (внутренние слои):

Ну так я о том же. Будет монтаж в печи - так и буду делать.

Проблема в том что маска не закрывает. Она протекает и там мелкое отверстие образуется часто. В итоге это еще хуже открытого. Открытые облужены после HASL, для диаметра от 0.4 и выше. Видел в "промышленных" платах via вообще все пропаяны. Видимо паяльная паста наносится не только на пады, но и на все via.

Что-то не совпадает с тем что написано на сайте:

Смотрю на JCLPCB Capabilities, там нет такого параметра, как отступ от края отверстия до меди. Исходя из hole size tolerance +- 0.2мм, 0.1 надо сразу заложить на увеличение размера отверстия плюс до зазора до меди принимаем annular ring 0.13 - выходит 0.23

Там просто толшина слоев, как из этого вычислить зазоры? Или какая часть вопросов отпадет? А, там rul.

Via могут быть покрыты, а могут и нет. А все via открываю для надежности. Какая разница между открытым pad и via?

Тоже озадачен этим обновлением. Pad to Track = 0.54mm похоже на ошибку, 0.54mm перепутали с 0.254mm. Мне вообще непонятна разница между via и pad с точки зрения производителя. Почему к pad большие зазоры чем к via? Ведь по сути это одно и то же.

Какой размер ободка? (Расстояние от края отверстия до меди полигона на внутренних слоях)

Какой зазор сделать от края отверстия до меди полигона на внутренних слоях? Был 0.2, сделал 0.3, может еще увеличить? JLCPCB, конкретных требований от края отверстия до меди не нашел.

Можете пересчитать ассортимент всех моих via, у меня их много, мне не жалко