Перейти к содержанию

    

jojo

Свой
  • Публикаций

    575
  • Зарегистрирован

  • Посещение

Репутация

0 Обычный

Информация о jojo

  • Звание
    Знающий

Контакты

  • Сайт
    http://
  • ICQ
    0

Информация

  • Город
    FPGA-city
  1. Что-то у меня не получается. USB UART FTDI подключен к UART MSP432 напрямую к P1_2,P1_3 / UCA0RXD,UCA0TXD. Заводская программа загружена в ПЗУ и работает, я хочу прменять на более новую версию. Прошивка в виде TXT
  2. Понять просто очень - микросхема значительно не соответствует по характеристикам даташиту и микросхемам других партий. Или вообще не работает.
  3. Эти чипы не редкость. Хорошо, если они просто немного хуже белых чипов. Бывает, что значительно хуже по характеристикам или не работают вовсе.
  4. :) Я бы купил у нормального поставщика и сравнил. Левая ПЛИС у вас.
  5. Такая ситуация бывает с ПЛИС, взятых на Малой Арнаутской. Хотя причина может быть не в этом.
  6. Да, я поверил знающему человеку, а получилось как всегда. Одни проекты у меня выиграли от перехода на 2018.2 Другие перестали собираться, откатился на 2017.4
  7. Я слышал, что в 2018.2 меньше глюков, и надо переходить)
  8. Спасибо. Но это ведь при 100 градусах Цельсия. При 50-60 уж можно 2-3 А на вывод.
  9. Тема, в общем, нормальная. Азота ведь не будет. Теперь интересно узнать, откуда ограничение на ток через вывод, я от разных людей подобную оценку слышал. Семинар что ли был какой-то на эту тему.
  10. А есть такие данные, что именно сгорит? Я думаю, мало кто пробовал, ибо просто плат таких нет или почти нет.
  11. из платы на KU115 можно выжать 150-200 Вт на разъёме питания. 150 Вт можно наверняка. на 200 можно пойти, если вообще всё в ней включить на частотах 500-600. и данные ближе к случайным нужны.
  12. Цитата(Doka @ May 10 2018, 20:04) вот еще идейка в порядке мозгового штурма: ставить ПЛИСы на плате в кортеж: FPGA1 -> FPGA2 -> FPGA3 -> FPGA4 (направление датастрима, но нужно кастомное железо или вариант объединять платы с ПЛИС через встроенные MGT/GTX) и заливать туда разные прошивки, которые будут являться частью одного алгоритма, т.о. начиная от определенной ёмкости ПЛИС, понадобится 4 асика, выполняющих эти 4 разные функции... но это только концепция - чувствую чего-то я в ней явно не доглядел... ну, DDR легко и просто обходися упаковкой в SiP, хоть сколько кристаллов DDR клади рядом (притом на фото не кристаллы, а закорпусированные, можно сделать еще компактнее): А с PCI-E надо решить что и ради чего там будет гоняться, т.е. подразумевается что должен задействоваться хост-процессор для части функций, которые нереализуемы/дорогореализуемы на FPGA/ASIC ??? так для ML/NN сейчас куча решений выпускается для вставки в слот, не?.. На большинстве отладочных плат стоит 1 FPGA. Хост лучше задействовать, чтобы снизить масштабируемость. ML/NN я еще не щупал. Что-нибудь для примера есть стоящее?
  13. Цитата(Doka @ May 10 2018, 19:34) почему это проблема? потенциальное снижение криптостойкости?... не факт.. алгоритм же не упрощается, а фактически дополнительные динамические перестановки добавляются В общем да, не факт, что снижение. Это нужно проверить. Как я понял, нужно задействовать всю пропускную способность PCI Express и DDR4, только тогда изготовители ASIC немного отстанут. С другой стороны, тогда можно просто сделать полезное решение HPC, а обыватель вполне может купить FPGA для него при условии нормальной окупаемости (а обыватель майнит на всём что шевелится). Проблема в том, что я ещё не идентифицировал такое решение, а те кто знает, делиться информацией не спешат.