Jump to content

    

excly

Участник
  • Content Count

    63
  • Joined

  • Last visited

Community Reputation

0 Обычный

About excly

  • Rank
    Участник
  1. Вы совершенно правы. Но цель была именно разобраться с констрейнами))
  2. 50МГц. Это задача, придуманная самим собой для себя же. Просто чтобы Разобраться как работать с констрейнами
  3. Своё мнение по поводу моих выражений(хоть и косноязычных), которые к сути вопроса не относятся, пожалуйста оставьте при себе. Видимо я неправильно понял смысл указания входных задержек. Я думал, что set_input(output)_delay создаю задержку, а не указывают ее. Спасибо, что все мне проясняли.
  4. Доброго времени суток. Пытаюсь разобраться с обконстрейниванием входных портов. Дано: На вход приходят данные и клок. Но восходящий фронт клока стоит не ровно посередине данных. Нужно пододвинуть фронт клока на середину данных. Подскажите, пожалуйста, как это сделать и можно ли потом будет проверить SignalTap'ом результат. Картинка внизу показывает, что именно я хочу получить
  5. искать нужно по запросу glitching filter?
  6. тогда буду очень признателен, если подскажете как сделать такой фильтр. Или хотя бы покажете где об этом можно почитать
  7. если я правильно понимаю, то фильтр это синхронизатор? Если да, то лучше заводить на него не только клок, но и данные?
  8. я нашел опцию Termination Input в настройках пина. Там много опций(OCT, Parallel, Parallel with calibration, series, series with calibration). Какую выбирать да и где почитать для каких случаев какую использовать?
  9. обычным проводом. но на частоте в 5МГц, как мне кажется, это не должно сильно влиять никак. просто от выходов одной платы идут провода ко входам в другую
  10. на той ПЛИС, которая генерирует или той, которая принимает?
  11. посмотрел выход той платы, которая генерирует счетчик, на анализаторе и заметил, что в тот момент, когда FF превращается в 00, на линии клока появляется лишний фронт. Видимо так и появляются непонятные данные в FIFO. Вопрос в том, как это победить?
  12. заполнение FIFO идет на 50МГЦ, но не непрерывно, а с паузами между посылками(так было изначально. сейчас частота 5МГЦ, но это ничего не изменило). как только в FIFO набирается количество слов, равное размеру пакета UDP, начинается отправка сначала заголовка, а потом и самих данных, которые и находятся в FIFO на частоте 125МГц. Той же частоте, на которой работает ethernet PHY. процесс заполнения не останавливается. это один и тот же проект. Частота на выходе FIFO 125Мгц. SignalTap получилось завести на 500Мгц, поэтому временная диаграмма на выходе будет не сильно то и точная. Хочу еще раз обратить внимание, что если данные генерируются на этой же ПЛИС, то никаких ошибок не происходит
  13. вывожу по udp. Проблема, видимо не во входах. Смотрел Signal Tap'ом на входе fifo и все стоит ровно. Причем если я генерирую данные на самой ПЛИС и завожу их на FIFO, то все отлично. Но если завожу через ножки(используя тот же модуль генерации данных, только на другой точно такой же плате), то в последовательности появляется лишние 2 байта. Передаю я 16-битный счетчик. FIFO вход 16 бит, выход 8. Ощущение будто данные из FIFO неправильно забираются. Причем это происходит именно тогда, когда данные идут снаружи платы, а не генерируются внутри. И происходит это строго в определенный момент, когда младший байт доходит до FF, например: ...FD05 FE05 FF05 007E 0006 0106. Откуда это 007E вылезает непонятно, причем эти 2 байта всегда разные. На вход FIFO все приходит правильно.
  14. Нашел, где посмотреть. Странно, что не указана частота внешнего клока(который с данными идет), хотя я ее описал в констрейнах.