sania.zel

То, что надо! Разберусь в макросе, адаптирую под свою задачу. Спасибо огромное!!!

На готовое особо не надеюсь,тк обычно задача решается быстро и руками. Просто интересно услышать мнения коллег. Через .CSV не получится хорошо, тк надо еще сохранить цвета ячеек с названиями падов. Цвет очень удобен для ориентирования в сегментах падринга. Буду двигаться в сторону VB, большое спасибо! А что за тулзы для PAR ? Сорри, для меня не очевидно ...

Всем привет! Занимаюсь проектированием тестовых кристаллов. Пока чипы были небольшие - таких проблем не возникало, но с увеличением количества падов становиться все дольше разрабатывать для них padring. Сначала, для оценки и обсуждения, я делаю таблицу в экселе. Там присутствует название пада (выделено каким то цветом для удобства восприятия), тип пада и координаты. Это все отсортировано по номеру пада в двумерной таблице. Так вот чтобы лучше понять и представить себе как пады буду располагаться в пространстве, руками создается еще один лист эксель в этими же падами, но расположенными по периметру, примерно по координатам. При любой перестановке в таблице приходиться менять и проверять все заново во втором листе с расположением по координатам. Когда число падов перевалило за 300 это превращается в муку и огромную потерю времени. Подскажите автоматизированный маршрут визуализации 2х мерной таблицы: может тул какой то так может или скриптик у кого есть ? Заранее благодарен всем за интерес.

Задача - проверить работу модели на ПЛИС, затем запланировано на кристалл этот генератор внедрять. Похожую модель уже реализовывал на ASIC 180нм, все отлично работало. Понимаю, что не особо удобно на этой альтере это все делать, но все же она работает, но не с той частотой. Опорную частоту использовтаь не могу, тк задача сделать именно генератор, а не синтезотор частоты. Дело в том, что предполагается частота 14 - 16 КГц, поэтому задержки в цепи нужны большие. Так я и делаю - 1 элемент задержки состоит из одного инвертера, и нескольких буферов, стоящих в параллель. Выходы буферов никуда не подсоединены, висят. Их я запрещаю синтезатору выкидывать командой (*keep*). Тем самым я перегружаю выход предыдущего элемента и увеличиваю задержку элемента. Странно - но при компиляции сначала RTL преобразовывается в Netlist, а потом зачитываются SDC.

Всем привет! Форум пошарил, того что надо не нашел ... поэтому новая тема. Прошу помочь с разрешением следующей проблемы, тк в ПЛИЗ пока новичок. Работаю над проектом создания на ПЛИС управляемого генератора частоты. Реализовать его надо на отладочной плате Cyclone 4 - EP4CE115F29C7N. Схему написал на верилоге. Схема компилируется, прошивается, но временные задержки элементов схемы далеки от нужных. Генератор будет работать по принципу кольцевого генератора с нужными задержками каждого элемента кольца. Так вот не получается объяснить синтезатору, что я требую от него синеза в те элементы, которые обладают задержкой 100ns, например. Я зачитываю файл SDC, но он все равно ставит свои элементы. Мои констрейнты не работают, они не удовлетворены. Пишу вот так: set_max_delay -from [get_pins "inst_main_del/inst_wire1/dataa"] -to [get_pins "inst_main_del/inst_wire1/combout"] 100ns set_min_delay -from [get_pins "inst_main_del/inst_wire1/dataa"] -to [get_pins "inst_main_del/inst_wire1/combout"] 100ns В итоге при функциональном моделировании вижу, что задержка этого элемента от входа до выхода стала не 125ps, а 256ps. Вот вопрос - как грамотно задать задержку истанса ? Подходят ли "Synopsys Design Constraints"? Почему зачитывание SDC происходит после синтеза, а не до ? Извините, если тупые вопросы, повторюсь, я новичек в этой теме. Убил уже 2 недели, но безрезультатно. Заранее всем спасибо за отклик!!!