Jump to content

    

en-valb

Участник
  • Content Count

    78
  • Joined

  • Last visited

Community Reputation

0 Обычный

About en-valb

  • Rank
    Частый гость

Информация

  • Город
    Array

Recent Profile Visitors

1365 profile views
  1. Так и понял. Подбираюсь потихоньку к Hyperlinx. На плату пока резисторы 0 Ом по шине данных поставил на всякий случай. Спасибо!
  2. Пытаюсь понять на сколько адекватные результаты моделирования.
  3. Коллеги, доброе утро! Сейчас определился с технологией исполнения, вроде как CMOS. Но не уверен в том, что переопределение технологии пина не отменяет параметры пинов заданные в ibis. Кто ни будь вообще юзал Signal Integrity в Altium Designer? Прошу помощи, так как плату необходимо отправлять на производство, а я не уверен в результатах моделирования. Если не достаточно исходных данных, прошу ткнуть носом, глаз уже замылился, о чем то могу не упомянуть.
  4. Если изменить технология исполнения на выводе с Unknown например на LVT начинает моделироваться и даже если возвращаешь потом на Unknown. Неужели это в ibis файле который подключается к соответствующей микросхеме не определено? Это так должно быть и перед моделирование необходимо переопределять этот параметр для каждого моделируемого вывода?
  5. Беру две цепи SDRAM2_A11 и SDRAM2_DQ10. A11 моделируется как шум, DQ10 нормально. Сравнил эти цепи, получается, что моделируется цепь которая с обеих сторон BI(двунаправленная) с одной стороны этой цепи назначается in(вход), с другой out(выход), если же цепь с одной стороны BI/out, а с другой in, то после анализа шум. На рисунках показаны параметры цепи DQ и результаты моделирования. А здесь параметры A11 и результаты моделирования этой цепи.
  6. Всем доброго времени суток! Пытаюсь отмоделировать печатную плату с SDRAM, прочитал статью https://tqfp.org/altium-designer/svyazka-altium-designer-i-hyperlynx-chast-1-modelirovanie-celostnosti-signalov-v-altium.html#!prettyPhoto сделал все как описано, но в процессе моделирования вместо импульса какой то шум, некоторые сигналы нормально моделируются. В проекте который прилагается в статье стало работать так же как и в проекте с SDRAM. Хотя вчера вечером было все ок. То ли я чего то не догоняю, то ли Altium шутник.
  7. Да как то предложение странно построено, долго переводил да только примерный смысл удалось извлечь, не был уверен, что правильно его понял. Благодарю за помощь!
  8. Выкладываю скомпилированный проект с окончательным sdc. Хотел бы подвести итоги по данной теме. Прошу проверить все ли я учел в sdc, так и не понял нужно ли с этим, что то делать, или не обращать внимания как и на сигналы интерфейса JTAG. Благодарю всех откликнувшихся, особенно Yuri124, много чего для меня прояснилось в части временного анализа. test_sdram.qar
  9. Пододвинул фазу по clk1 еще немного, получилось +155 deg все стало лучше некуда. Сделал порт SDRAM_CLK клоком create_generated_clock -name SDRAM_CLK -source [get_pins {inst|altpll|sd1|pll7|clk[1]}] [get_ports {SDRAM_CLK}] и затактировал все set_input_delay и set_output_delay от этого клока, т.е. заменил [get_pins {inst|altpll|sd1|pll7|clk[1]}] на [get_clocks {SDRAM_CLK}] во всех set_input_delay -max -clock [get_clocks {SDRAM_CLK}] [expr $SDRAM_CLK_delay_max + $tAC +... set_input_delay -min -clock [get_clocks {SDRAM_CLK}] [expr $SDRAM_CLK_delay_min + $tOH + ... set_output_delay -max -clock [get_clocks {SDRAM_CLK}] [expr $SDRAM_CLK_delay_max + $tSU + ... set_output_delay -min -clock [get_clocks {SDRAM_CLK}] [expr $SDRAM_CLK_delay_min + $tH + ... порт SDRAM_CLK теперь стал клоком, но снова слаки (во вложении), видимо из-за задержки на пути от clk1 до SDRAM_CLK, скрутил фазу clk1 обратно на 110 deg в итоге на pll по clk1 получился сдвиг фазы +45 deg все стало ок, но почему SDRAM_CLK все еще в Unconstrined Output Ports? Снова слаки.bmp
  10. Сейчас читаю Clock Setup and Hold Slack Analysis Explained. Не могу понять предложение: "The Data Required Time is defined as the time the data can take to get to the destination register (reg2) just in time to meet the clock setup time at the destination register,"
  11. Но мне кажется, что здесь, что то не то? Он должен анализировать от первого Latch`a в право, а он от второго в лево. От второго понятно почему, но почему он все время в лево. Как ему сказать что бы брал от Latch`a Data Required с права а не слева. Т.е. у меня Data Required запаздывает почти на такт, и я его сдвигом фазы пододвинул больше чем на такт, таким образом избавился от слаков, но какой то способ странный мне кажется.
  12. Добавил set_multicycle_path слаки уменьшились, наихудшее значение стало -0,557 нс, добавил сдвиг фазы еще на 22,5 deg и того получилось +52,5 deg. Откомпилировал получил слаки -1,542 нс, увеличил сдвиг фазы до +108 deg слаки исчезли полностью, но запас по SDRAM_BA[0] маловат будет, попробую подвинуть еще немного. clk1 +108 deg.bmp BA[0].bmp
  13. set_multicycle_path -end -from {get_clocks {inst|altpll|sd1|pll7|clk[0]}} -to {get_clocks {inst|altpll|sd1|pll7|clk[1]}} -setup 2
  14. Вот тоже - долго думал над Вашей диаграммой. Физический смысл этого раздела понятен, но минусовые числа в столбце Incr (Инкремент) - непонятны. Или это из-за какой-то ошибки в sdc - выглядит так, как будто идет путь не "вперед" от точки возникновения клока, а "назад"... Да я думаю, что он анализирует предыдущие данные, а Latch берет текущий.