Jump to content

    

soshnev

Участник
  • Content Count

    119
  • Joined

  • Last visited

Community Reputation

0 Обычный

About soshnev

  • Rank
    Частый гость
  1. Цитата(savigm @ Apr 16 2009, 00:59) Вот что еще заметил: на сервере Cadence 5.6 и на нем snapshot нормально открывается, в этой же версии скорее всего snapshot и был создан. У меня же версия 5.4, и в ней snapshot ни в какую не виден, не nclauncher'ом, не ncsim'ом, и т.п. Действительно ли дело в этом? Исходники из которых получен shapshot есть? И какие? Если нет С++ наворотов или System-verilog - то лучше всё заново перекомпилить. Пишу вкратце - может ещё кому пригодится. Выставить режим switch to multistep. Set design Dirictory, create cds.lib, компилить VLOG VHDL ("колёса") , далее выбрать головной testbench в папке worklib слева и "скрепить" (иконка скрепка листов) В snapshot-e в итоге получится фотоаппарат. Наступаешь и запускаешь (самолётик)... Цитата(soshnev @ Apr 17 2009, 17:45) Исходники из которых получен shapshot есть? И какие? Если нет С++ наворотов или System-verilog - то лучше всё заново перекомпилить. Пишу вкратце - может ещё кому пригодится. Выставить режим switch to multistep. Set design Dirictory, create cds.lib, компилить VLOG VHDL ("колёса") , далее выбрать головной testbench в папке worklib слева и "скрепить" (иконка скрепка листов) В snapshot-e в итоге получится фотоаппарат. Наступаешь и запускаешь (самолётик)... Малость ошибся - папка worklib(рабочая каска) в которой искать головной tectbench находится справа. Если что-то будет неверно или ошибки - будет выдан текст красным цветом. короче увидишь...
  2. Цитата(Stas @ Nov 29 2008, 16:28) Пробовали проект под отечественный БМК верифицировать с пакетом "Невод". В итоге поняли, что "Невод' ругается на любую структуру, имеющую обратные связи - типа автомата и др. Видимо это вызвано различием времени Tsetup / Thold в триггерах проекта и разбегом тактового. Как выход предлагается триггера представлять в виде структуры мастер - помощник, те первый работает по нарастающему фронту, второй по спадающему. На сколько это правильно ? Какие современные пакеты, кроме "Невода" умеют проводить временной анализ по методу Монте - Карло (те случайным образом менять задержку случайной логической цепи и оценивать работоспособность проекта) ? Речь идет о скомпилированном, но не разведенном на кристалле проекте. По поводу первой части вопроса - надо смотреть схему (или описание). Есть какие-то неточности. Автоматы такого типа работали... Случайным образом задержку никто (я не встречал) не меняет (да и зачем?). В Невод-е она не совсем случайная (псевдослучайная). Вообще, лучше моделировать описание в любой современной системе использующей язык , например, verilog. Замена свойства псевдослучайности в этом случае - это увеличение в библиотеке времён в контролях $setup (например в два раза) а $hold - на ненулевой. Можно добавить другие контроли типа $recovery $width и др. Иными словами решаем задачу проверки на "вшивость" другим современным способом. Это всё конечно возможно, если есть verilog-описание БМК-шной библиотеки.
  3. Цитата(НаноСБИС @ May 16 2008, 20:39) Реально ли работать с российскими фирмами производителями БМК? И сколько это может примерно стоить? Реально если: -- смогут на существующей технологии сделать то что нужно; -- получат за работу 1 Млн рублей (или возможно при наилучших условиях 0.5 млн руб); -- заказчика устроят непредвиденные задержки по отгрузке микросхем и т.п.
  4. Цитата(khach @ Apr 30 2008, 15:57) Добрый день. Срочно понадобилось просветится по вопросам использования лазерного степпера (прямая запись на фоторезист лазерным лучем). Как следует из документации входные файлы должны быть в формате CIF (Caltech Intermediate Format). Описание вроде нашел, там все просто. Но редактор этого формата, который шел в комплекте со степпером, извините, ниже плинтуса по своим пользовательским качествам. Что можете посоветовать в качестве софта для подготовки литографии? Сразу скажу, это не кремний с его нанометрами- материалы и технологии совсем другие. И второй вопрос- в начале и конце вектора степпер пересвечивает фоторезист (получается жирная точка). Можно ли задать время от начала движения луча до включения лазера в файле CIF? В качестве редактора действительно подойдёт Tanner(L-Edit). По второму вопросу - надо искать способ описания, например рисовать не полигонами (векторами) (последняя точка совпадает с первой) а прямоугольниками.
  5. Цитата(jericho @ Apr 18 2008, 14:55) Линукс - Ubuntu 7.10 PATH, LMC_HOME, XILINX и XILINX_EDK определены правильно. А /usr/design/modeltech/linux/vsim это всё-таки ELF-файл или текстовый скрипт. Если скрипт - можно добавить печатей... vsim -help - такой запуск возможен?
  6. Цитата(jericho @ Apr 18 2008, 12:04) Просто не запускается. В консоли, из которой был запущен пусто, главного окна тоже нет. Linux-то какой? (под RHEL 4 говорят работает) Проверь which vsim (обычно - в начале это скрипт, а далее запускается исполняемый образ, соответственно должны быть все PATH-ы определены, правда ещё иногда определяют какую-нибудь SOFT_HOME переменную)
  7. Цитата(Losik @ Apr 17 2008, 17:01) как уменьшить кол-во отображаемых чисел в схематике (см рисунок) Вообще-то не очень понятно, что собственно высвечено (белым). Попробуйте изменить (покрутить) CDF параметры...
  8. Цитата(soshnev @ Jan 14 2008, 19:22) ... Если схема синхронная - то вполне возможно. Как говорится, до кучи. Это всё надо проделать (или что-то подобное), поскольку Вам могут сделать не очень удачную раскладку шин земли и питания. Клоковое дерево похоже не строилось и back_netlist-a нет...
  9. Цитата(yes @ Jan 14 2008, 14:26) SI проверки были выполнены back-end-ом с использованием PrimeTime или каких-то еще тулзов. это не наша забота. а для верификации я не совсем понял - какой смысл изменять библиотеку? собственно библиотека (верилог модель) не содержит временной информации вся времянка (как элементов, так и соединений) генерится back-end-ом и присылается нам в виде комплекта SDF файлов (36 штук, перебор всех комбинаций) если взять проверки (timing_check) из одного файла, а задержки путей из другого - то гарантировано получим нарушения (немерянный пессимизм), но какой в этом смысл - понять не могу... ну и вроде бы быстрый путь/быстрый элемент - проверка на hold нарушения а медленный путь/элемент - на setup может я не правильно понял идею? btw: для "крайних" SDF-ов тесты прошли - то есть наверняка и для "перекошенных" тоже пойдут Вообще - а как получены 36 вариантов SDF? С применением каких tools-ов? (Например, использовали что-то типа SignalShtorm и т.п.) Вся суть в том, что в такой технологии могут появится "завалы фронтов" - это может быть связано с тем что например, одна трасса "накрывается" другой длинным участком и образуется дополнительная ёмкость между трассами. Соответственно возможен завал фронта на таких трассах. Cобственно, современный расчётчик SDF должен посчитать этот топологический довесок для всех цепей. Причём ёмкость перекрытий зависит от сочетаний слоёв и т.п. Смысл предложенной идеи исходит из одного нюанса. Как правило, переменные setup hold - строго зависят от технологии. Улучшаешь технологию они уменьшаются и собственно ничего не видишь ( не видишь запаса). Можно написать скрипт - добавить к setup-ам hold-ам (наилучший SDF) какую-то величину - получить новый SDF и посчитать с ним. Утверждение ""для "крайних" SDF-ов тесты прошли - то есть наверняка и для "перекошенных" тоже пойдут"" в общем случае не очевидно. Если схема синхронная - то вполне возможно.
  10. Цитата(yes @ Jan 5 2008, 20:42) делаем первый 90нм проект и в отличие от более "толстых" технологий предлагается симулировать для сайн-оффа не 3 варианта (для библиотек worst, typical, best), а гораздо больше ----цитата--------- Actually we have 36 SDF files in total for your simulation. Along with 3 library corners you mentioned, we have 3 RC corners and 4 I/O voltage combinations. ну если с IO комбинациями вроде бы понятно: маленькое VCCIO - задержки большие то остается 18 вариантов (2 I/O voltage). По моим наблюдениям хорошо "проявляются" setup-ы hold-ы при наилучших условиях (best). Я предлагаю сделать самим комбинированный lib-файл : взять best, а setup-ы hold-ы например из typical (хоть какой-то запас по ним будет) скомпилить, сделать sdf и промоделировать. Для данной технологии существенно будет влияние межсоединений друг на друга. Вообще-то cross-токи считать надо... (непредсказуемые завалы фронтов на длинных связях) Простоe замечание - сделать очень хорошее клоковое дерево (во всяком случее обратить на это внимание) При моделировании с комбинированным lib-файлом могут быть ложные hold-ы (естественно-счётный триггер с Q на свой D и т.п.) в этом случае могу предложить ручным способом (или это найти и составить список элементов заранее), подправить SDF-файл в этих местах (уменьшить hold (напр. в 10 раз) - комментарий в SDF - //) Есть ещё вариант - воспользоваться Synopsys PrimeTime или Cadence Perl, но задание ограничений на проверки (констраинтов) - это искусство... С другой стороны - это статический анализ и за день можно проверить хоть 100 вариантов.
  11. Цитата(saday @ Dec 27 2007, 15:10) Здраствуйте, уважаемые. Никогда раньше POST-... Simulation не делал, сейчас попробовал - что-то не работает. Вопрос может глупый, но никуда от него не деться - он есть. ISE 9.1 SP3 + ModelSim 6.0 XE III Starter - при попытке запустить в Моделсиме Post-Translate simulation пишет (все в том же Моделсиме) ошибки. а ошибки такие: 1) X_OBUF is unknown component name хотя simprim.vcomponents.all и simprim.package.all вверху тестбенча указаны. 2) unknown identifier 'LOC' (ссылка на строку LOC=> "BUFGMUX_X1Y11") Каждая из них повторяется не один раз. Пробовал и остальные Post-... в общем тоже не работают. Была мысля, что это ограничение стартера, но в FAQ Xilinx вроде ничего такого нет. Может какие библиотеки недоподключил? Буду благодарен за любую помошь. Предлагаю проанализировать журнальный файл при формировании файлов для POST-simulation. Насколько помню X_OBUF - "довесок" на внешний вывод. Скорее, что-то получено не так. А в simulation-примерах ничего подобного нет (поиск *.vhd по всему Xilinx)?
  12. Цитата(-=Vitaly=- @ Dec 27 2007, 15:11) Здравствуйте! Недавно обнаружил у себя веселу штуку . Я в принципе с Квартусом 6 работаю недавно, но заметил что когда я нажимаю кнопку Start Compilation первый раз он находит 150 warning и проект не работает при прошивке, когда тот же проект без изменений еще 1 раз проходит все этапы. То все работает. Все бы ничего но проект большой и не хотелось бы по 2 раза запускать. А истолковать сообщение типа warning (из 150) не удалось? Ещё можно попытаться сравнить журнальные файлы для двух пусков...
  13. Цитата(KMC @ Dec 4 2007, 11:52) да это все менял уже- такое ощущение, что проблема с java видимо, придется ручками через скрип подгружать каждый state. Странно то, что некоторые сохраненные state он видит - остальные нет, при том они находятся в одной папке. А "мертвяков" (процессов) после выхода не остаётся? Может быть они "держат" файлы. Попробуйте сменить ASSUME_LD_KERNEL в запускаемом скрипте. Я вообще, это определение блокирую.
  14. Цитата(rv3dll(lex) @ Dec 5 2007, 08:36) второе полезней по сегоднящней жизни - только в 1000 раз сложнее это что за институт и специальность, где такие 2 специальности можно выбрать отучившись половину??? на столько это разные предметы, которые в принципе не пересикаются никак Всё правильно, действительно не "пересИкаются никак". Всё опять-же, действительно зависит от института. Насколько я знаю RF-design мало кто преподаёт прилично. Отстали они от жизни и tools-ы у них как-правило устарелые (нет сил и т.п. на лицензии). Более того, на самом деле им нет желания с Вами серьёзно заниматься, если они обнаружат что Вы не перспективны (по каким-либо причинам) или у них аспирантурное место занято. Я бы всё-таки спросил информацию у кого-нибудь из старших курсов института. (по поводу загрузки и действительно что они там изучают). Правда, сейчас в некоторых институтах практикуется "внедрение" иностранных фирм обучение и т.п., чтобы потом лучших забрать. Этот положение тоже надо проверить. А то получится как в шутке- придёшь работать, а там скажут забудьте дидукцию - давайте продукцию. (в смысле забудьте - чему учили в институте). PS. Никого не хотел обидеть. Действительно, есть хорошие институты и преподаватели. Возможно (скорее всего) я сам отстал, но к сожалению, у меня такие сведения.
  15. Цитата(STeMka @ Dec 4 2007, 16:26) Использовать Мультисим! Помогите,пожалуйста!В университете задали задание, как делать ума не приложу! 1.Написать каноническую сумму минтермов и нарисовать логическую схему(воспользоваться логическим конвертером) 1 2 3 4 5 6 7 8 9 A B C D E F + - + - + - + - + - - - - - - - 2. Нарисовть схему каскадного соединения мультиплексоров. Отобразить на схеме состоояние, соответствующее заданным входным кодам : количество разрядов шины данных = 2, количество регистров = 4, инфорамция на входной шине адреса(в десятичном коде) = 0, информация на входной шине данных(в десятичном коде) = 1. Заранее огромное спасибо!Надежда только на Вас!!! Нам бы для понимания попроще словесную задачу без использования терминов типа "каноническую сумму минтермов и логическим конвертером". Можно формулу или граф состояний. Первое - это что регистр, который в зависимости от номера (допустим от клока) записывает туда 1 на первом клоке,3 на 3-м, или 1 на первом а на 3-м сумму 1 и 3-го и т.п. Можно было бы написать на vhdl и синтезнуть. Схему срисовать по результатам синтезатора...