Jump to content

    

pavlovconst

Свой
  • Content Count

    95
  • Joined

  • Last visited

Posts posted by pavlovconst


  1. Продаю свою отладочную плату. Состояние - идеальное, все работает.
    Комплект: Без коробки, кабелей, стоечек и акриловой накладки. USB-Blaster интегрирован на плате, поэтому идет в комплекте ;)

    Цена 9999 р. 

    Для сравнения, цены в магазинах:

     https://www.chipdip.ru/product/de0-nano 

    https://www.terraelectronica.ru/product/675579

    Технические характеристики:

    Spoiler

    Cyclone® IV EP4CE22F17C6N FPGA

    • 22,320 Logic elements (LEs)
    • 594 Embedded memory (Kbits)
    • 66 Embedded 18 x 18 multipliers
    • 4 General-purpose PLLs
    • 153 Maximum FPGA I/O pins 

    Configuration Status and Set-Up Elements

    • On-board USB-Blaster circuit for programming
    • FPGA Serial Configuration Device (EPCS)

    Expansion Header

    • Two 40-pin Headers (GPIOs) provides 72 3.3V I/O pins
    • Two 5V power pins, two 3.3V power pins and four ground pins
    • One 26-pin header provides 16 3.3V digital I/O pins and 8 analog input pins to connect to analog sensors, etc 

    Memory Devices

    • 32MB SDRAM
    • 2Kb I2C EEPROM 

    General User Input/Output

    • 8 green LEDs
    • 2 debounced push-buttons
    • 4 dip switches 

    G-Sensor

    • ADI ADXL345, 3-axis accelerometer with high resolution (13-bit) 

    A/D Converter

    • NS ADC128S022, 8-Channel, 12-bit A/D Converter
    • 50 ksps to 200 ksps 

    Clock System

    • On-board 50MHz clock oscillator

    Power Supply

    • USB Type mini-AB port (5V)
    • Two DC 5V pins of the GPIO headers (5V)
    • 2-pin external power header (3.6-5.7V)

     

    DE0-Nano.jpg

  2. Я в свое время разбирался в теме, перечитал все ксайлинксовые форумы на этот счет. Вот что можно сделать для ускорения:

    *   set_param synth.maxThreads 8

    *   set_param general.maxThreads 32

    *   опция -ultrathreads для шага impl.place и impl.route (пишу по памяти)

    *   стратегия RuntimeOptimized  для синтеза и для имплементации (стратегия Quick ещё быстрее, но для реальных задач не годится)

    *   инкрементальный синтез и инкрементальная имплементация 

    *   report strategy - выбрать no reports

    *   отключить шаг impl.power_opt

     

    Однако, поспешу вас расстроить. Большинство шагов, выполняемых в процессе сборки проекта -все равно остаются однопоточными, и ничего с этим не сделать. Опции, которые описаны выше - могут влиять на качество сборки, и оценить реальный эффект от той или иной настройки - довольно ссложно

     

    Низкая производительность  Win относительно Lin - на моих проектах не ообнаружена

     

    Реальное, гарантированное ускорение, на мой взгляд, можно получить только на правильно подобранном железе:

    *   самое важное! - процессор с максимальной однопоточной производительностью - один из https://www.cpubenchmark.net/singleThread.html Количество ядер - вторично

    *   Хорошее охлаждение

    *   Много оперативки

    *   Производительный SSD для  папки Vivado и важно! для папки с проектом

  3. Здравствуйте!

    Требуется инженер-программист микроконтроллеров, г. Москва, full-time, офис

    Основные требования:

    - Опыт работы с STM32, встроенными микропроцессорами Microblaze/Nios

    - Опыт работы с RTOS (будет плюсом)

    - Опыт работы с периферией по интерфейсам I2C, SPI, UART, CAN, LIN, USB

    Знание архитектур компьютерных сетей, знание протоколов передачи данных: Industrial Ethernet, modbus, profibus-dp

     

    Полный текст вакансии прикладываю.

    Пожалуйста, обращайтесь по указанным телефонам в отдел персонала.

     

    Инженер-программист микроконтроллеров.docx

  4. 13 hours ago, AVR said:

    я не увидел всю суть сложности?

    Ага! Период 20ps соответствует тактовой частоте 50ГГц :biggrin:

     

     

    17 hours ago, gramalex said:

    Требуется создать на Lattice MachXO3 программируемую линию задержки с шагом 20ps. Если возможно, поделитесь опытом.

    Откуда вообще взялась такая задача? Почему именно 20ps, а не 55ps, например? Может, найдется более простое решение вашего вопроса...

  5. On 6/22/2021 at 10:35 AM, new123 said:

    Я не уверен, что в новой компиляции будут присутствовать эти самые Mux, Duplicate и тд.

    В описании именно об этом и предупреждают

    Quote

    Node names, especially combinatorial node names, change with each synthesis run, so if a user back-annotates their whole design, makes a small change, and then resynthesizes, most of the combinatorial node location assignments will no longer work and the user will get a worse fit.

     

  6. On 6/17/2021 at 2:14 PM, des00 said:

    два голых GTX

     

    23 hours ago, warrior-2001 said:

    Это самый простой базовый вариант.

    Спасибо!

     

    Нашел еще такую штуку - интерфейс Serial RapidIO. Есть поддержка и у Xilinx, и у Altera.

    Останавливает лишь то, что корку для Xilinx-a нужно покупать, отдельно от среды разработки.

  7. 33 minutes ago, RobFPGA said:

    Аврора  и для Xilinx есть

    Да, для Xilinx как раз есть корка от производителя с AXI4-Stream на входе, и все хорошо. А на стороне Altera - поддержки нет, только от сторонних организаций типа https://www.alse-fr.com/Aurora-64B-66B-IP-Core.html

    3 minutes ago, Lmx2315 said:

    дивлён что аврора есть для альтеры

    Я нечетко написал, извиняюсь. Aurora 64B/66B ЕСТЬ для Xilinx. Для Альтеры его НЕТ, только сторонние разработки. 

  8. Здравствуйте коллеги!

    Есть две ПЛИС  - Artix7 c трансиверами 6.6Gbps и Cyclone V GX с трансиверами 3.125Gbps.

    Задача - организовать интерфейс передачи данных через высокоскоростной линк (один лейн) между ними.

    В идеале - иметь на входе и выходе шину AXI/AXI-lite. 

     

    Как посоветуете действовать? Смотрел в сторону Aurora, но пока видел только проприетарные реализации для Altera.

  9. 14 hours ago, Restinstage said:

    сравнил настройки в обоих проектах (9 и 13.1), все одинаково, те немногие настройки, которые есть в 13, но нет в 9 отключены

    Есть настройки, которые явно прописаны в QSF файле. А кроме них, есть еще большое количество настроек "по умолчанию", которые тоже влияют на проект, но в QSF не прописаны. Вот они-то и могут меняться от версии к версии среды. Видели в логах такое сообщение? 

    https://www.intel.com/content/www/us/en/programmable/quartushelp/13.0/mergedProjects/msgs/msgs/iacf_where_to_view_default_changes.htm

     

  10. 4 hours ago, Skryppy said:

    *** WARNING ***: When port is set to auto detect mode, cable speed is set to default 6 MHz regardless of explicit arguments supplied for setting the baud rates

    Возможно, дело в этом. Прошивка на низкой частоте проходит, а в свойсвах битстрима указана высокая

  11. Здравствуйте,

     

    Компания ФОPM, Москва - разработчик автоматизированного тестового оборудования для контроля электронных компонентов.

     

    Компания ищет тополога печатных плат, очно или удаленно.

    Работа состоит в разработке топологии по требованиям и готовой электрической принципиальной схеме.

    Среда  - только PADS Professional VX.2.8

     

    Например, аналого-цифровая плата с ПЛИС MAX10, ЦАП и двумя аналоговыми трактами до 200MHz.

     

    Требуется сформировавшийся специалист, который сможет делать работу предсказуемо и в срок.

    Готовы работать с компанией или с самозанятым. Работа не единичная, возможно постоянное сотрудничество. 

     

    С уважением, Константин

  12. On 2/13/2021 at 8:17 AM, RobFPGA said:

    Кстати  для Vivado есть прикольный внешний tools как раз  для работы  с нетлистом   RapidWright.

    Нашел еще один похожий тулкит, тоже написанный на Java - https://github.com/byuccl/RapidSmith2

    9 hours ago, Nick_K said:

    чем некие парни с обочины

    RapidWright лежит в официальном репозитории Xilinx-a. Левыми их называть сложно =)

  13. 1 hour ago, new123 said:

    TimeQuest пишет время пути

    Вы, наверное, не то имеете ввиду. Мне нужны не комбинационные шаги между смежными регистрами, а количество регистров в длинном вычислительном конвейере

    Нашел команду report_path в доке по Таймквесту. По описанию,  с опцией -min_path очень похоже на то, что я ищу, но получить результат пока не получилось. Пишет "No paths were found"

  14. Всем привет!

     

    Можно ли автоматически подсчитать количество тактов в пайплайне между двумя указанными регистрами. Подразумеваем, что оба регистра в одном тактовом домене.

    Хочу узнать задержку распространения данных по тракту в стороннем коде. 

    Может ли такое сделать Timequet или Vivado? Или, может, есть сторонние тулы, которые анализируют нетлист?

  15. Этот примитив описан в документе "Designing with Low-Level Primitives". Описание мутное, блок-схемы нет. В общем, всячески не рекомендуют =)

    Асинхронную задержку сделать можно. Проще всего - соединив в цепочку элементы LCELL. Они описаны в том же документе.

  16. 5 hours ago, dlsh said:

    Если кто знает прошу подсказать рабочий путь экспорта/импорта AD <-> Quartus Prime

    Для импорта из AD в Quartus выбираем в меню генерацию нетлиста в формате OrcadPCB2. Это самый удобный формат, который после РУЧНОГО, но несложного редактирования превращается в qsf файл.

    Прошу прощения, не могу проверить на актуальном AD, но пару лет назад это работало.

  17. Quartus создает текстовый файл с распиновкой под именем <PRJNAME>.pin. Среды для работы с ПП тоже умеют экспортировать распиновку в текстовом виде.

    Я копирую эти данные в Excel-таблицу, к которой подписаны скрипты для сортировки пинов по банкам, автозамены имен и свойств пинов и, далее, для полуавтоматического сравнения. Полностью автоматическим этот процес сделать не стремлюсь, поскольку мнемоники не всегда одинаковые. Например, один и тот же пин может называться "TDI JTAG 3.3-VLVTTL" в одном проекте, и "TDI JTAG 3.3VSchmittTrigger" - в другом.

     

    P.S. Упс, это я написал про то, как я убеждаюсь, что распиновка после импорта совпадает. А сам импорт я делаю в текстовом редакторе. Если знать несколько шорткатов, процесс не занимает много времени :)