Jump to content

    

pavlovconst

Свой
  • Content Count

    62
  • Joined

  • Last visited

Community Reputation

0 Обычный

About pavlovconst

  • Rank
    Участник
  • Birthday January 2

Контакты

  • Сайт
    Array
  • ICQ
    Array

Информация

  • Город
    Array

Recent Profile Visitors

681 profile views
  1. Я бы попробовал после project_close закрыть и quartus_sh. И дальнейшие дествия сделать в другом экземпляре quartus_sh.
  2. Результат работы TCL скрипта, который делает назначения ног - строчки типа set_location_assignment PIN_D13 -to err_mem_dq[0] set_instance_assignment -name IO_STANDARD "SSTL-15 CLASS I" -to err_mem_dq[0] -tag __ddr3_hmc_ddr3_0_p0 set_instance_assignment -name INPUT_TERMINATION "PARALLEL 50 OHM WITH CALIBRATION" -to err_mem_dq[0] -tag __ddr3_hmc_ddr3_0_p0 set_instance_assignment -name OUTPUT_TERMINATION "SERIES 50 OHM WITH CALIBRATION" -to err_mem_dq[0] -tag __ddr3_hmc_ddr3_0_p0 в QSF файле. Открывайте QSF в текстовом редакторе и копируйте из старого проекта. При отладке памяти также может помочь EMIF tollkit https://www.intel.com/content/www/us/en/programmable/quartushelp/13.0/mergedProjects/program/syscon/syscon_about_emi_toolkit.htm
  3. Насколько я знаю, ассайнменты нужно делать через TCL скрипт, который создается мастером. Это намекает, что проблема аппаратная, разве нет?
  4. Если поднять тактовую частоту в 10 раз, то можно обойтись обычным FIFO и сдвиговыми регистрами Мультиплексоров не будет. Каждый такт задвигаем в FIFO по обному байту. При чтении - собираем слово из байтов.
  5. Такой подход у National Instruments . PXIе - это их "корпоративный" стандарт, поэтому сделали так, как ИМ было удобно. А издержки заложены в стоимость шасси.
  6. Даа, схема неполная, и сделана некачественно. Магическое VCC1.8V встречается лишь один раз... Там есть емейл автора, можно ему написать
  7. С отладочными платами обычно поставляются схемы, документация и тестовые проекты. С китайскими - тоже. Спрашивайте у продавца.
  8. Этот стандарт поддержан в 10GBASE-KR PHY IP Core. Только Stratix V и Arria V ок, понятно заказчик не поймет :) Спасибо за документ. На каком PHY остановились, если не секрет?
  9. Ну, если брать 10G, то там в рамках стендарта проработан вопрос об использовании в бекплейнах, я про 10GBASE-KR. А вариант с 1G лично мне кажется "колхозным". Может, я не прав.
  10. Здравствуйте! Мы проектируем некое модульное устройство - бекплейн, системный модуль и сменные сигнальные модули. На всех модулях будут ПЛИС Cyclone V или MAX 10. Возникло предложение использовать для передачи информации Ethernet - 100Mbps или 1G. MAC уровень в ПЛИС, аппаратные PHY и аппаратный свич в составе бекплейна. Оцените, пожалуйста бредовость (или нет) этой идеи. В плюсах я вижу то, что на каждом сигнальном модуле блок Ethernet будет стандартным, сам интерфейс также не нуждается в документировании, минус - за микросхемы PHY нужно платить. Можно попытался обойтись без PHY - то есть, выводить на бекплейн сигналы RGMII, а свич делать в ПЛИС. Но даже в лучшем случае с каждого модула тогда придется тянуть по 12 линий. Это много. Вариант использования SGMII - видимо, не подходит, так как не поддержан в наших ПЛИС и требует дорогих материалов для печатных плат. Вообще, допустимо ли это - гнать по бекплейну сигналы с выхода PHY? В стандарте подразумевается витая пара. Достаточно ли соблюсти волновое сопротивление, или есть еще требования?
  11. Это произошло совсем недавно, в 7-ой версии квартуса
  12. Вот таблицы совместимости серий ПЛИС и версий Quartus - https://fpgasoftware.intel.com/devices/ Очевидно, что если в Среде Quartus Pro (любой версии) нельзя скомпилировать, скажем, MAx10, то и с сигналтапом работать будет нельзя
  13. @OLD_SHURiK Не понятно... Пожалуйста, пишите подробнее, тогда будет о чем говорить. Исходя из схемы я ДОГАДЫВАЮСЬ, что вы хотите пробросить сигналы через MAX, не защелкивая их в ПЛИС. Если да, то зачем вам констрейны? Задержки распространения от этого не уменьшатся, не увеличатся. Если, конечно, МАХ не забит под завязку другой логикой, не показанной на схеме. Будьте готовы снижать частоту SPI, чтобы учесть задержки распространения сигналов.