Jump to content

    

Jackov

Участник
  • Content Count

    308
  • Joined

  • Last visited

Community Reputation

0 Обычный

About Jackov

  • Rank
    Местный

Контакты

  • Сайт
    Array
  • ICQ
    Array

Информация

  • Город
    Array

Recent Profile Visitors

1797 profile views
  1. Понятно, мы называем это просто "ячейка". "slice" такого никогда не слышал.
  2. Если я правильно понимаю, в каком-то смысле можно считать что этот clock enable просто объединён по И с тактовым сигналом?
  3. Приветствую. Что он, собственно, из себя представляет, управление мультиплексором на входе D с обратной связью от выхода триггера, или он как-то взаимодействует с тактовым сигналом (судя по названию второе)? Для чего нужен, как с ним правильно работать, нужно ли выдерживать времена предустановки и удержания как для входа D, или можно менять состояние в любое время? Смотрел даташит на Циклон 4, но кроме как одного напоминания на стр. 30 ничего не нашёл. https://www.intel.com/content/dam/www/programmable/us/en/pdfs/literature/hb/cyclone-iv/cyclone4-handbook.pdf?wapkw=cyclone handbook
  4. Могу посоветовать посмотреть эти лекции по Верилогу.
  5. Сложно сказать, что лучше. Видосы ориентировал на начинающих, потому старался рассказать как можно подробнее. С другой стороны, такие затяжные видосы мало кто смотрит. Сейчас, думается, надо было просто на более мелкие разбивать, их было бы и по количеству больше и смотрели бы, наверно, лучше. Там даже к SignalTap-у можно свой собственный вериложный модуль прикрутить, этот модуль становится частью SignalTap-а, и в нём расписать логику какой-нибудь сложной, заковыристой синхронизации. Мощная штука в общем.
  6. Ну если подходить по простому, то асинхронный сброс D-триггера используем как вход R, а вход S реализуем путём использования D- и CLK-входа. На D-вход, подаём всегда "1", а CLK-вход будет входом S. Т.о. R работает по уровню S - по фронту. Но остаётся главный вопрос - зачем?
  7. initial-блоки в Quartus-е вполне себе синтезируемые. Но да, конечно, от семейства ПЛИС зависит.
  8. Если затруднение не с VHDL, а именно со способами синхронизации, то посмотрите здесь, если правильно понял, ваш случай похож как на 10:53 Цифровая схемотехника Лекция № 28 Часть 2/2 Синхронизация и сброс
  9. Может быть Вам поможет: https://www.youtube.com/playlist?list=PL4UMfOeGYsvbPDapirH9GOJ93CBSOe49Y https://www.youtube.com/playlist?list=PL4UMfOeGYsvblwrP3VYKHq11xgkxVqoUj https://www.youtube.com/playlist?list=PL4UMfOeGYsvZs-gvs0dC8oO3HXrmGC1bm
  10. Выдаёт ворнинги вида: Warning: Output pins are stuck at VCC or GND Warning (13410): Pin "Out[4]" is stuck at GND Warning (13410): Pin "Out[5]" is stuck at GND Warning (13410): Pin "Out[6]" is stuck at GND Warning (13410): Pin "Out[7]" is stuck at GND или Warning: 1 hierarchies have connectivity warnings - see the Connectivity Checks report folder Во втором случае идём в отчёты Analysis & Synthesis, переходим во вкладку Connectivity Checks и видим табличку со строками наподобие такой Port Type Severity Details ---------------------------------------- A Output Warning Output or bidir port (8 bits) is smaller than the port expression (11 bits) it drives. The 3 most-significant bit(s) in the port expression will be connected to GND.
  11. Ну вообще Квартус должен соответствующие ворнинги выдавать. Ещё в настройках можно включить Design Assistant-а.