Перейти к содержанию

Kapsik

Свой
  • Публикаций

    100
  • Зарегистрирован

  • Посещение

Репутация

0 Обычный

Информация о Kapsik

  • Звание
    Частый гость

Контакты

  • Сайт
    http://
  • ICQ
    0

Информация

  • Город
    SPb
  1. Еще добавлю, что можно почитать про "кольцевой буфер"
  2. Добрый день! Подскажите есть ли в Vivado (использую 2017.2) возможность для просмотра временных ограничений на временной диаграмме? В Quartus щелкал "Report Worst-Case Path" и бед не знал, сейчас пересел на Vivado и жутко не привычны цифры слаков анализировать без визуализации. В Quartus это выглядело вот так: [attachment=109214:_______.png] [attachment=109215:________.png]
  3. Добрый день! Что бы не плодить темы задам вопрос здесь. Есть возможность в Vivado из IP Catalog генерировать файлы Verilog? У меня все время получается vhd. В settings Target language выбран Verilog.
  4. Цитата(LAS9891 @ May 10 2017, 08:25) Имеется проект на NiosII c SDRAM. В SDRAM организован кадровый буфер. Поставлена задача считать данные с АЦП, записать данные в SDRAM и затем отобразить их на мониторе. Возник вопрос каким образом тактировать АЦП и считывать данные с него? Просто через PIO? Какой способ эффективнее для решения такой задачи? Доброе утро! Тему прочитал, но не совсем понял в каком месте необходим НИОС? Там у вас какая-то обработка? Или задача стоит просто как Цитата(LAS9891 @ May 10 2017, 08:25) Поставлена задача считать данные с АЦП, записать данные в SDRAM и затем отобразить их на мониторе. Если так, то попробуйте взглянуть тут https://habrahabr.ru/post/283488/ . Тут чисто "аппаратно" реализовано Камера ->SDRAM(два буфера один пишем, другой читаем)->VGA.
  5. Завести ТОП уровень в него поместить файл .v .vhd сгенерированный QSYS, а рядом ваши модули, соединяются HPS и рукописные модули по одному из мостов, для FPGA мосты видятся, как Avalon. Пины соответсвенно назначаете для вашей рукописной части. Получается такая штука: ваша программа в HPS по мосту например лайтвейт записывает в рукописный модуль по шине Avalon значение по адресу, ваш рукописный модуль это дело анализирует и зажигает светодиод.
  6. Цитата(soldat_shveyk @ Dec 9 2016, 12:44) vsim -t 1ps -L altera_ver -L lpm_ver -L sgate_ver -L altera_mf_ver -L altera_lnsim_ver -L stratixiv_hssi_ver -L stratixiv_pcie_hip_ver -L stratixiv_ver -L rtl_work -L work -voptargs="+acc" xxxxxxxxxxxxxxxxxxxxxx_tb add wave * view structure Попробуйте "add wave *" заменить на do wave.do
  7. Цитата(soldat_shveyk @ Dec 9 2016, 10:02) Доброго дня, коллеги! Существуют ли способы указать в тесбенче на Verilog формат отображения переменных при моделировании? Пользуюсь Modelsim Altera Edition, сигналов в проекте много, и каждый раз при моделировании все они отображаются в бинарном формате. Потом приходится вручную указывать форматы HEX, UNSIGNED, DCIMAL для отдельных сигналов. Хотелось бы сократить эту рутинную операцию. Можно сделать так: достали все нужные сигналы, привели к нужному формату и сохраните wave.do. Потом при запуске симуляции вызывайте ваш wave, там все настройки должны остаться, как в момент сохранения.
  8. Quartus шутник конечно. Сам сгенерировал .sdc для HPS, сам 1100 штук Warning "Ignored" выдал. Это нормально? Или что-то пошло не так?
  9. Цитата(andrew_b @ Dec 8 2016, 11:11) Файлы будут прочитаны в том порядке, в котором указаны. sdc -- это обычный tcl-скрипт. Со всеми вытекающими. Так, с этим вроде действительно все в порядке, обратить внимание на порядок скриптов это отличная идея. Вчера проводил опыт, все тело sdc оставил в одном файле, а последний констрейн перенес в другой. Во втором файле ставил нереальные значения ожидая слаков, но их не увидел, очень удивился и решил задать вопрос. Сейчас посмотрел в каком порядке файлы прикреплены. Квартус последний прикрепленный файл ставит на самый верх, на что я внимания не обратил, в итоге в TQ если делаем Read SDC File, он первым прочитает файл добавленный в проект последним, видимо из-за этого у меня и была проблема. Выход прикреплять SDC в проекту в нужном порядке или делать Read SDC File не для всех разом, а по одному в нужном порядке. Первый вопрос решен, andrew_b огромное спасибо
  10. Добрый день! Возникло два вопроса. 1. Как Quartus относится к нескольким SDC файлам подключенным к проектам? Если я часть констрейнов опишу в файле _1.sdc, а другую часть _2.sdc, прикрепляю их к проекту, как поведет себя Quartus? Один файл перезатрет другой, констрейны будут применяться последовательно из одного файла, а потом из другого или выберется какой-то один? 2. Констрейны для SOC. Есть проект в SOC Altera, QSYS автоматом генерит несколько SDC и прикрепляет их к проекту. Это исчерпывающие констрейны для HPS, с нас только описание FPGA части? Как мне добавить констрейны для своего дизайна FPGA, просто еще один файл .sdc прикрепить к проекту и Quartus все поймет?
  11. Вот тут можно посмотреть, глава "Асинхронные интерфейсы" в ней "Истинно асинхронные интерфейсы".
  12. Цитата(DASM @ Aug 16 2016, 11:26) Вы компом хвастаетесь? Вы смотрели использование квартусом памяти ядер? Он даже этого то толком проглотить не может, у меня 32 Гб - выкинутые деньги, и 16 хватило бы, 2 ядра - за уши, квартус второе даже нагрузить не может. Так что прогресса не ждите покаместь. Смотрел и пришел к тем же выводам, единственное, что все таки 32Гб оперативы мне кажется предпочтительнее. У меня сейчас на локальном помпе 16 и на фиттере Quartus выгребает почти все, так что даже .doc параллельно править сложно. А так изредка запускаю несколько проектов параллельно, тогда конечно смысл есть. [attachment=102463:imgpsh_fullsize.png] Цитата(Flood @ Aug 16 2016, 11:56) Ну почему же? Если с ядрами все так бесполезно, то работает старый лозунг - меньше ядер, больше частоты. 4ГГц 4-ядерный процессор с 16-32ГБ памяти обойдется в несколько раз дешевле, а разводить будет быстрее. Да у меня такие же мысли были, что если только увеличить частоту. Но видимо игра свеч не стоит, лучше грамотно организовать инкрементальную компиляцию.
  13. Добрый день! Задали мне тут вопрос, не хочу ли я отдать имеющийся ПК на другие нужды, а сам выберу другой. И вот я задался вопросом, а нужен ли мне другой и если да то какой? Я сказать по правде особых альтернатив нашему не вижу. Сейчас у нас Intel Core i7 с 64Гб оперативной памяти. Если кому-то необходимо собрать увесистый проект, то по удаленке исходники закидываются на этот комп с локального и там собираются. [attachment=102461:__.JPG] Среда - Quartus Prime 15.1. Надеюсь и дальше будем обновляться. Чипы - Arria V, Cyclone V. Тут все может меняться в зависимости от задач. Сейчас сборка занимает от часа до двух, в зависимости от настройки Quartus. Какое железо можете порекомендовать для ускорения работы? Имеет ли смысл искать или особого прогресса ждать не стоит?
  14. Вот такой диалог с альтера саппорт из которого я делаю вывод, что ничего лишнего крепить не надо. Если есть логик локи, партишны то все это экспортируется в .qxp(прикрепляется в системе контроля версий или передается вручную), а потом импортируется обратно. Мой вопрос Dear, your answers really help me! I think it is last question to you. My colleague wants to get the folder "incremental_db" from me (for use my IP CORE with Design Partition and LogicLock Region). I think, I can give him only the .qxp without "incremental_db" folder and he will be happy. Am I right? He doesn't belive me. I would like to show him your (Altera support) answer about this situation. Их ответ Perhaps you can ask your friend why he need the incremental_db folder. And you can refer him to Quartus handbook as well. Let me give you some references. As per my understanding your friend need to integrate your IP in the top level project. As per Quartus handbook Topic “Exporting Design Partitions from Separate Quartus Prime Projects” Partitions that are developed by other designers or team members in the same company or third-party IP providers can be exported as design partitions to a Quartus Prime Exported Partition File (.qxp), and then integrated into a top-level design. A .qxp is a binary file that contains compilation results describing the exported design partition and includes a post-synthesis netlist, a post-fit netlist, or both, and a set of assignments, sometimes including LogicLock placement constraints. The .qxp does not contain the source design files from the original Quartus Prime project I hope this clarifies the .qxp includes information of your Logic lock regions and Design partitions. Now on your friend side since he want to integrate your IP in his design. There are few things you need to take care. For example Logic lock region he reserved for your IP must be same as what you used. To see more details on this, refer to Quartus handbook topic “Preparing the Top-Level Design” Please let me know if this helps. Thanks, Regards