Jump to content

    

Doka

СуперМодераторы
  • Content Count

    2378
  • Joined

  • Last visited

Community Reputation

0 Обычный

About Doka

  • Rank
    Electrical Engineer

Контакты

  • Сайт
    http://idoka.ru
  • ICQ
    0
  • Jabber
    https://t.me/fpgasic

Старые поля

  • Vkontakte
    https://github.com/iDoka
  • LinkedIn
    https://ru.linkedin.com/in/idoka
  • Twitter
    https://twitter.com/idoka_ru

Recent Profile Visitors

The recent visitors block is disabled and is not being shown to other users.

  1. т.е. это не typical, а worst case. т.о. на столе при +25С и номинальном Vint может оказаться на 20..50% резвее чем на "бумаге". PS: интересно можно как-то репорты тайминг брать по typical corner ....
  2. RobFPGA вопрос скорее академический: а как можно хотя бы примерно оценить получающуюся частоту? (время задержки для lut1 специфицировано в даташитах?) а то может статься, что частота генериться, а наблюдать её на внешней ножке не выходит - слишком высока.
  3. Obam спасибо за подсказку, не знал, что youtube-dl умеет загружать субтитры, нашёл еще одну интересную опцию: --embed-subs Embed subtitles in the video (only for mp4, webm and mkv videos)
  4. выглдит как ребрендинг PR -> DFX https://www.xilinx.com/products/design-tools/vivado/implementation/dynamic-function-exchange.html upd: теперь со страницы https://www.xilinx.com/products/design-tools/vivado/implementation/partial-reconfiguration.html редирект на DFX
  5. поясните что это такое
  6. https://github.com/tiny-dnn/tiny-dnn tiny-dnn is a C++14 implementation of deep learning. It is suitable for deep learning on limited computational resource, embedded systems and IoT devices.
  7. genseq спасибо за комментарии, так потихоньку клубок начинает разматываться, сама ячейка стоит $99 (то, что на сайте называется Flow Cell), чтобы проводить эксперменты по секвенированию нужен еще MinION (~$1k) + адаптер FLONGLE (~$2k). 1. Вы хотите сделать собственные версии MinION и адаптера FLONGLE ? 2. какой сакральный смысл в разделении на "оцифровщик" и адаптер?.. почему адаптер FLONGLE не совместили с MinION? Какую функцию он выполняет??? 3. на сайте указано, что во Flow Cell 126 ячеек, но о описании MinION сказано, что он умеет работать с 512 каналами - это про одну и ту же метрику?.. Правильно ли понимаю, что гипотетически в MinION можно поставить Flow Cell с 512 ячеёками и MinION все их "оцифровизирует"? 4. В моделях покруче, например для PromethION указано, что он может работать с 48 Flow Cell, поддерживая до 3000 каналов для каждой - верно ли предположение, что для PromethION используются иные Flow Cell, с иным количеством ячеек?? 5. Какую важную потребительскую характеристику затрагивает число ячеек в Flow Cell? Как-то можно перевести или пропорционально соотнести число ячеек с необходиммым количеством экспериментов/ценой одного эксперимента/etc... ? PS: извините за возможно наивные вопросы - я электронщик со школьной тройкой по биологии
  8. genseq а не могли бы вы более подробно описать как строится эксперимент (секвенирование ДНК) в целом?.. вот у них есть ячейка FLONGLE за ~$2k, её вставляют в minION за ~$1k, который по USB 3.0 подключается к ноутбуку, а дальше какие-то приборы за астрономические суммы: GridION, PromethION - они тоже обязательная часть цепочки секвенирования ДНК? в рамках вашей задачи аналог какого прибора НанопорТех Вы хотите разработать?..
  9. объединил обе темы модератор
  10. Yandex IO development kit

    видимо этот бюджетный Amlogic и в новой колонке, представленой сегодня: https://yandex.ru/alice/station-mini
  11. 1. HW имплементируем на верилог хеш, который используется в интересующей монете, полезно иметь также референсную си-модель, с которой пораундово и по-функцийно снимать векторы + сами референсные векторы (а для кандидатов на конкурс SHA3 благо такой пак имеется), потому как поначалу много крови попьёт тема правильного паддинга и каким концом вектора подавать в хеш (и собственно - размерность нарезки векторов) следующее с чем скорее всего придётся столкнуться - низкая частота работы (придётся продумать конвейер) + неоптимальное использование ресурсов (необходимо будет научиться укладывать Sboxes в BlockRAM, а сложение/избыточный_XOR в DSP48) далее надо как-то получить новое задание, а результат как-то надо выплюнуть обратно на хост, олдфаги используют UART, хипстота и миллениалы предпочитает PCI-E. С последним возни конечно больше, но главный вопрос - нафига, если заглаза хватает скоростей UARTа???..... ну и конечно в этом кейсе не рассматриваем перспективные memory-hard алгоритмы (CN-family, MTP, Equihash, Cuckoooo) - это другой класс со своими ноу-хау 2. SW обычно стараются не изобретать велосипед, а берут за основу уже написанный опенсорсный майнер, олдфаги предпочитают знакомый им со времён майнинга биткоина на плис sgminer, но большинству комфортнее работать с cpuminer - там и кодовая база поприятнее, и расширять ее новыми хешами/монетами удобнее, и новые алго появляются там с завидной регулярностью (одновременно или чуть позже форка - свежий пример: наделавший шума RVNv2 для защиты от FPGA, ага), фактически работа сводится к разработке враппера интересующих алго, которые по UART отправляют задание и принимают посчитанные шары. как-то так успехов!
  12. Yandex IO development kit

    неделю назад на конфе я.железо рассказали про новую платформу, которую выкатят до конца года - SoC-плата c UART с функционалом Алисы: подключение динамиков + микрофонов ( от 1 до 4), по UART выдаёт распознанную фразу либо распознанный смысл (в смысле умеет маппить "включи кондей" и "сделай прохладней" в одну команду AC_ON (условно)) PS: SoC используется не такой как в станции, а Amlogic A113X на нём колонки с "Алексой" построены. в FPC воткнут массив микрофонов, динамик подключен красными проводами
  13. нда.. особенности национального копирайтинга.. скажите лучше, лица приближенные - когда это дело можно будет скачать-пощупать?
  14. вылив воду из чайника, сведем задачу к классу решенных какие факты видны невооруженным взглядом: архитектура системы (ASIC + FPGA) полностью определяется вами (вашей организацией) как и микроархитектура проектов в ASIC / FPGA алгоритм внутри FPGA - "несложный" нигде не упомянуто, что на выходе FPGA сложности вывода битстрима (т.е. там требований к высокому битрейту предположительно нет) предлагаю рассмотреть полное или частичное (достаточное для снижения битрейта) размещение логики обработки внутри ASIC, а для всех будущих ревизий и модификаций алгоритма предусмотреть режим bypass, предложенный уважаемым lexx
  15. об этом как раз упоминают в Xilinx Answer Record - что Spread Spectrum неоьходимо отключить и вроде как биос предоставляет такую возможность но ведь это достаточно легкое требование для современных кварцевых генераторов/резонаторов, нет? (еще и при 25С) возможно вы правы - девкитов несколько, поэтому хотелось бы чтобы решение было универсальным и не зависящим от наличия возможности правильно "запитать" RefClk это как раз не страшно.. (в отличии от зависимости от девкита) можно подобрать материнскую плату на которой заработает