Jump to content

    

Doka

СуперМодераторы
  • Content Count

    2278
  • Joined

  • Last visited

Community Reputation

0 Обычный

1 Follower

About Doka

  • Rank
    Electrical Engineer

Контакты

  • Сайт
    http://idoka.ru
  • ICQ
    0
  • Jabber
    https://t.me/fpgasic

Старые поля

  • Vkontakte
    https://github.com/iDoka
  • LinkedIn
    https://ru.linkedin.com/in/idoka
  • Twitter
    https://twitter.com/idoka_ru

Recent Profile Visitors

The recent visitors block is disabled and is not being shown to other users.

  1. неплохо было бы дать пояснения к каждому пункту, а то получился опрос на птичьем языке, например: чем отличается что имелось в виду под фразой: ?????? 2
  2. Это бизнес по-американски.. Умение договариваться и искать win-win в стратегической долгосрочной переспективе. PS: вот и подоспели борды на FPGA+HBM2:
  3. если всёравно куда идти - то какая разница по какой дороге? (если важен результат - рабочий битстрим, то надо) mnl_timequest_cookbook.pdf если это какой-нить UART или простой FSM на 10МГц - то может работать и так... но опять же - вы уверены, что во всём диапазоне температур и отклонений напряжения ядра?
  4. если вопрос в том, бывает ли - да, бывает если вопрос - стоит ли этим заниматься (в пересчёте на чистый заработок с 50х XC7K325T) - сомневаюсь...
  5. пользователи US+ те что майнят плачут оттого, что ROI длинный на карточках за $4000 а китайские XC7K325T за 50 баксов - совсем другая история. в пересчёте на $4000 карточку: по логической емкости VU9Pэто как шесть XC7K325T (без учёта скорострельности и отсуствием URAM, и с оговоркой что гоняем только "короткие" алгоритмы, в ином случае надо придумывать как из FPGA в FPGA поток под 400G/s передавать) тем паче с китайскими XC7K325T есть прецедент - Blackminer F1, Blackminer F1+, Blackminer mini другой вопрос - битстримы самому писать, у китайцев закрытая инфраструктура (для стимулирования продажи их же железок)
  6. если бы их было 1000шт хотя бы а не 50 - можно было заморочиться, а так возни больше... ну и всёже седьмое семество это не US+ FinFET - тут определяется тем насколько дешёвую розетку найти можно, а то так можно и себе в убыток помайнить
  7. может подскажет кто: а где почитать про Soft Pblocks: Pblock boundaries can be made soft to allow cells to move as needed to improve performance. документ по properties пока не обновлён
  8. UPD завели отдельную страничку для whats new: https://www.xilinx.com/products/design-tools/vivado/vivado-whats-new.html
  9. Production devices Space-Grade Kintex UltraScale:- XQRKU060 XA Kintex-7:- XA7K160T Virtex UltraScale+ HBM (-3 speedgrades):- XCVU31P, XCVU33P, XCVU35P, XCVU37P Vivado Command line based web-installer Enhanced VHDL2008 synthesis construct support Integrated GitHub download of 3rd party boards Congestion metrics, Improved QOR suggestions as well as general SSI QOR improvement Enhanced debug capabilities: IBERT GTM, RF Analyzer, HBM Monitor and Bus plot view Full Release notes: https://www.xilinx.com/products/design-tools/vivado.html#new PS: отпишитесь кто попробовал - есть знаковые улучшения рантайма/QoR по сравнению с 2018.3 ?
  10. Время идёт, на западе уже вовсю готовят релиз майнера на FPGA c HBM2-памятью (для memory-hard algo), а тем временем граждане РФ, подписавшиеся более 1,5лет назад склепать майнер на Мультиклете не сдюжили (а кто-то верил, что сдюжат?) и негодование тех, кто инвестировал свои кровные в эту сомнительную авантюру, доносится в разных концах рунета:
  11. В итоге сдался и сделал так же. Хотел только узнать - двойная выходная буферизация - для того, чтобы на выходе BRAM использовать встроенные регистры, а второй регистр использовать на россыпи в месте, где эти самые данные будут использованы? Похоже иного способа заставить вивадо не существует, что примечательно, в синплифай для xilinx нет значения атрибута syn_srlstyle, который бы позволял указывать на реализацию на блочной памяти, а для Altera & Lattice такое значение атрибута есть. странно это всё....
  12. да вроде бы не AD, а TI, но не суть. "био-хакеры" очень любят эти АЦП потому как это не какой-то там general purposed ADC, а самый что ни на есть "fully featured for medical electrocardiogram (ECG) and electroencephalogram (EEG) applications"
  13. тут немного всё сложно, в том плане, что из-за того, что разные CLOCKREGION имеют разные размеры (отличающиеся почти в 2 раза), то вычислители объединены в мини-кластеры таким образом, чтобы bPlock были сформированы из таких CLOCKREGIONs чтобы размеры (в LUT) получившихся bPlock были +/- идентичны. На данный момент у меня один bPlock это квадрат 2х2 CLOCKREGION в конфиге 1 после роутинга -0.2нс в конфиге 2/3 от -1.5нс до -6 нс в зависимости от условий
  14. а как это бьётся с этим заявлением:
  15. так у меня во всех конфигах вычислители каждый в своём лоченом pBlock - без этой меры просто не разводилось на уровне SLR/кристалла. поэтому меня и удивило, что QoR так сильно зависит от "соседей": конфиг 1 соседей нет конфиг 2 соседи только в SLR конфиг 3 соседи - весь кристалл % утилизации каждого pBlocks в текущем конфиге не выше 70