Перейти к содержанию

    

Realking

Свой
  • Публикаций

    500
  • Зарегистрирован

  • Посещение

Репутация

0 Обычный

Информация о Realking

  • Звание
    Знающий

Информация

  • Город
    Нижний Новгород

Посетители профиля

5 528 просмотров профиля
  1. Продаю комплект для разработки на ПЛИС Alinx ZYNQ FPGA Development board. Part Number: AX7020 На кристалле ARM Cortex A9 ZYNQ7010. 14 000 ₽ Обладает возможностью можете запуска операционной системы Linux на частоте до 666 МГц. В комплекте блок питания, отладочная плата, переферийная АЦП плата, два USB B mini кабеля, карт ридер, microSD карта на 16Гб, два высокочастотных кабеля-переходника на BNC разъем. // ************************************************************** Характеристики отладочной платы Вход питания 5 В, Максимальная защита тока 2А. Микросхема Xilinx ARM + чип FPGA Zynq-7000 XC7Z010-2CLG400I. Две микросхемы DDR3 использоваться как кэш для FPGA, также можно использовать в качестве операционной системы памяти. Flash QSPI 128 Мбит для хранения системных файлов чипа ZYNQ и данных пользователя. Интерфейс 10/100/1000 M Ethernet разъем RJ-45 для обмена данными Ethernet с компьютерами или другими сетевыми устройствами. HDMI видео вход и выходной интерфейс может использоваться для передачи 1080 P видео изображений. Высокоскоростной USB 2.0 интерфейс хоста для подключения периферийных устройств, таких как мышь, клавиатура, и USB флешка. Один высокоскоростной USB 2.0 OTG интерфейс для связи между платой разработки и ПК или USB устройства. Один интерфейс USB UAT для связи c ПК или внешним устройством. Один RTC часы реального времени с держателем батареи, модель батареи CR1220. Один интерфейс IIC EEPROM 24LC04. 6 светодиодов пользователя 7 кнопок Активный кварцевый генератор 33,333 мГц обеспечивает стабильный источник синхронизации для системы PS. Активный кварцевый генератор 50 мГц обеспечивает дополнительные часы для логики PL. Два 40-pin разъема (2,54 мм шаг) используются для расширения IO PL из zynq, всего 68 IO. Может использоваться для подключения 7-дюймового TFT модуля, модуля камеры и ADC/DAC. 12-контактный порт расширения (2,54 мм шаг) PMOD Один порт USB JTAG для отладки и загрузки системы ZYNQ через usb-кабель. Один Micro SD Держатель для карт (на задней панели макетной платы) для хранения изображений и файлов операционной системы. // ************************************************************** Характеристики переферийной АЦП платы Чип: AD9226. Номер канала: 2 канала. Разрядность: 12 бит. Максимальная частота дискретизации: 50 MSPS (теоретическое значение составляет 65 MSPS). Диапазон входного напряжения: -5 В ~ В 5 В. Интерфейс: 40 контактов мм, расстояние 2,54 мм Рабочая температура:-40 ~ 85 градусов Входной интерфейс: SMA интерфейс. // ************************************************************** Упаковка не вскрыта http://www.alinx.com.cn/index.php/default/content/13097.html
  2. Проверь монтаж согласующих резюков
  3. SPI в ARM Cyclone V - посылка больше 16 бит

    Two different modes of continuous data transfers are supported: When clock phase SCPH = 0 and clock polarity SCPOL = 0, the SPI Controller deasserts the slave select signal between each data word and the serial clock is held to its default value while the slave select signal is deasserted.† When SCPH = 1 and SCPOL = 1, the slave select is held asserted (active low) for the duration of the transfer. может это поможет... я это не использовал, тк slave у меня поддерживал только SCPH = 0 and SCPOL = 0 поэтому управлял софтово
  4. SPI в ARM Cyclone V - посылка больше 16 бит

    CS сделать софтовым (сделать пин как IO на вывод и им самому управлять)
  5. Как 4 байта в unsigned long ?

    5ый раз перечитываю нифига не понимаю че ТС надо ))) может он имел ввиду long в массив char преобразовать?
  6. да выкладывай... бесплатно поможем
  7. Цитата(rolin @ May 2 2018, 18:12) В Верилоге идентично, что 7:0 что 0:7. а можно об этом поподробнее, где это написано???? я просто хочу сказать, что это не идентично в 1ом случае старший бит имеет индекс 7, во 2ом - 0
  8. Цитата(Flood @ Apr 20 2018, 13:30) Интересно, был ли сделан прогноз по достижимому на выбранной FPGA + QDR хешрейту и энергоэффективности проекта? По-моему, начинать такие проекты "от платы" довольно рискованно. Правильнее было бы приступать (или не делать этого) к разработке платы имея на руках отлаженный на готовых платах алгоритм с понятной производительностью. Согласен... Попахивает авантюрой (со стороны разработчика платы, который сказал заказчику, что потом FPGAшник легко все запилит, и будет быстрее чем на видеокартах )))
  9. Цитата(Max42 @ Apr 19 2018, 17:36) Буфер нужен для возможности переводить вывод в z-состояние, это нужно для реализация CSI. Сам буфер физически размещается непосредственно в ноге ПЛИС ("Fast Output Enable Register" в Assignment Editor). В любом случае, без него - та же самая ошибка вылезает. Вот это и я бы хотел узнать. просто в циклоне 5 я юзал cyclonev_pseudo_diff_out и уже после него 2 ALTIOBUF в циклоне 3 скорее всего тоже есть чтото подобное думаю (даже уверен), что в мегавизарде ALTIOBUF , если поставить use differential mode - pseudo_diff автоматом встроится
  10. Цитата(Max42 @ Apr 19 2018, 15:37) Написано лишь: differential SSTL or HSTL outputs can only be implemented as single-ended pseudo-differential outputs Но оно и так понятно, не зря мы в качестве I/O стандарта в Pin Planer выбрали 1.8-V HSTL Class I (который как раз single-ended), хотя там можно было б указать Differential 1.8-V HSTL Class I. код покажи какой примитив юзаешь?
  11. https://www.altera.com/support/support-reso...032014_345.html
  12. Цитата(Sprite @ Apr 13 2018, 11:11) Если я Вас правильно понял - в приложении программа подготовки rbf-файла для заливки в ПЛИС с поменяными местами байтами и младшим битом вперед? Буду очень признателен если скинете кусок кода программы МК! Согласно представленной диаграмме сигналы nConfig, DATA[0] (SPI_MOSI), DCLK (SPI_SCK) конфигурируются в МК как выходы, остальные сигналы (nSTATUS, CONF_DONE, INIT_DONE) как входы, верно? И еще вопрос: как происходит (и происходит ли вообще) верификация прошивки в ПЛИС? Под рукой только Cyclone III, доки почитал - вроде бы механизм загрузки тот же самый, хочу потренироваться на нем. верно INIT_DONE можно не юзать в МК верификация по nSTATUS и CONF_DONE
  13. Цитата(Sprite @ Apr 12 2018, 14:55) Добрый день! Есть МК stm32f4VET6 с готовым бутлоадером. Требуется организовать загрузку прошивки в ПЛИС Cyclone IV. Пару лет назад я поднимал подобную тему, но речь шла о CPLD MAXII и один добрый человек (bugdesigner) посоветовал мне использовать FPGA и производить загрузку программы через passive serial. Подскажите, где можно посмотреть более подробную инфу по данному вопросу? В идеале хотелось бы передавать данные с МК по какому-нибудь стандартному интерфейсу (например SPI), пусть даже используя внешнюю микросхему памяти. Как лучше организовать? Заранее спасибо. https://www.altera.com/content/dam/altera-w.../cyiv-51008.pdf PS Configuration Using an External Host p. 32
  14. Цитата(C2000 @ Mar 20 2018, 12:29) Это для разделения платы на регионы. Не обязательно с "разной жёсткостью" вот упертый))))