Jump to content

    

9_power

Участник
  • Content Count

    21
  • Joined

  • Last visited

Community Reputation

0 Обычный

About 9_power

  • Rank
    Участник
  1. Согласен, нормального мануала на русском не видел. Пользовался в основном справкой, идущей в комплекте по тулу и советом старших товарищей.
  2. Для особо сложных случаев можно выгрузить из Encounter топологию в формате GDS и подать на вход к тулу паразитной экстракции (мы используем Calibre xRC). Экстрагируем данные по самым критичным цепям (клоки, сигналы) в формате SPEF, их подаём в логический симулятор.
  3. Добрый день. Имел опыт измерений с измерительными установками Формула-2K и Agilent B1500. Формула крута если есть вменяемый программист на её встроенном языке. Я 300 страничный мануал я пока не осилил. 200мм пластины измерялись на обоих приборах. На Agilent-e есть возможность использовать 7-9 зондов с ручным позичиеонированием и дозаказывать сборки зондов с фиксированным шагом. Для формулы я таких оснасток не видел. Гуй для задания параметров у агилента мощный.
  4. FPGA в ASIC

    Добрый день. Ищу подработку, связанную с переводом проектов с FPGA на ASIC (логический синтез/физический синтез, верификация топологии) с возможностями обсуждения и помощи в дальнейшем производстве. Возможен перевод в базис элементов как для отечественного, так и для зарубежного производства. При необходимости могу выполнить тестовое задание.
  5. Нежелательно в первом металле разводится (только если слоёв разводки совсем мало). Какой версии EDI был, а то тоже когда-нибудь нарвёмся (по скрину вроде что-то выше 9.1).
  6. Ещё у Cadence САПРов обычно идёт папочка gift с небольшим набором лаб и материалов.
  7. Цитата(BlackOps @ Dec 4 2013, 13:19) В Encounter разведен автоматически дизайн. Потом добавлены модули FILL1,FILL2,NWSX повсюду в свободные места. После этого экспорировался GDSII файл. Затем он был импортирован в Virtuoso и чисто прошел DRC. Затем из Encounter я экспортировал физическое описание схемы в Verilog вот так: saveNetlist -phys -includePowerGround final6.v Теперь хочу сделать LVS ячейки layout которая сейчас в библиотеке r_test2. Дело в том что когда делаю LVS, то пишется: *ERROR* cell 'FILL1' is not defined. *ERROR* cell 'NWSX' is not defined. *ERROR* cell 'FILL2' is not defined. Понятное дело эти ячейки надо игнорировать, и я сделал это как показано в прикрепленном файле в настройках LVS Assura Но дело в том, что после этого всеравно пишет те же ошибки. Вот я прикрепил лог тоже. Как видите в начале примерно лога система пишет: Creating verification cell FILL1 layout r_test2 *WARNING* Cell is ignored. Creating verification cell FILL2 layout r_test2 *WARNING* Cell is ignored. Creating verification cell NWSX layout r_test2 *WARNING* Cell is ignored. т.е. она говорит что эти ячейки игнорированы, что мне и нужно. Но затем опять выдает вот эти ошибки: *ERROR* cell 'FILL1' is not defined. *ERROR* cell 'NWSX' is not defined. *ERROR* cell 'FILL2' is not defined. Почему эти ошибки выдаются если эти ячейки уже игнорированы? В Encounter: #saveNetlist \ # -excludeCellInst {FILL1,FILL2,NWSX} Попробуй вот так. Я так для lvs всегда экспортирую. Для филлеров нет смысла делать LVS (ну может только если они FILLERACAP, т.е ёмкость. Тогда при lvs он будут как-то извлекаться)
  8. Непонятна методология тестирования непосредственно железной части контроллера (он будет не на FPGA, а на заказной схеме). Я так понимаю, что нужна отладочная плата, эмулирующая хост, подсоединяется к контроллеру присоединяемый. И некий набор тестовых векторов для контроллера (для проверки всего функционала протокола).
  9. Требуется пояснить некоторые вопросы тестирования, возникающие по вопросам отладки usb-контроллера. Обращаться можно в личку или скайп andrew.titow
  10. Количество CLAMP ячеек должно кореллировать с суммарным количеством IO ячеек. Само это количество рассчитывается моделированием и сильно зависит от технологии. Обычно соотношения 1 CLAMP примерно на 3 обычных ячейки должно хватать.
  11. SVN новых версий(1.7 и 1.6 точно) поддерживает дифференциальную передачу и для бинарных файлов. По работе в svn пролезали и многогигабайтные файлы(gdsii) и 10000 мелких файлов в одном коммите. Минус - содежимое бинарных файлов сравнивать сложно.
  12. У Микрона 180нм КНИ с поддержкой 5V планируется.