Jump to content

    

ubobrov

Свой
  • Content Count

    66
  • Joined

  • Last visited

Community Reputation

0 Обычный

About ubobrov

  • Rank
    Участник
  • Birthday 01/01/1979

Контакты

  • Сайт
    http://
  • ICQ
    0
  1. Предложения пожалуйста в почту ubobrov@yandex.ru
  2. модуль ядра

    Вот, я переделывал драйвер SPI от атмела чтоб он работал как слейв. Все то же самое, что и мастер, тока ждет CS. Все работает.
  3. Цитата(CaPpuCcino @ Jul 21 2009, 22:01) думаю какого-то особого стандартного решения искать здесь смысла нет, потому что вопрос не слишком мудрёный. само собой, что помимо 2 ведущих контроллеров шины камеры и процессора и контроллера СДРАМ нужен коммутатор 2 канала к одному с определённой дисциплиной облуживания соответствующей вашему ТЗ (там, чтоб не читал, то чего ещё не было записано, не писал то чего не было прочитано и общением по протоколу прикладного уровня; вообще вся задача общения с процом выходит на прикладной уровеньдля проца) не дали почитать память, залезь в регистр и посмотри почему, обратитесь через некоторое время; задача коммутатора, делать разрешать делать, что можно, и сообщать в регистры, о том что делать нельзя; задача при данной постановки условий достаточно широко-творческая, думаю лучше спрашивать конкретнее; кстати вы так и не ответили, что за протоколы используются - со стороны камеры я так понимаю CameraLink, а со стороны проца?) кстати, по стандартным решениям можно обратиться и в раздел пониже - там как раз любители корок обитают, только всёже с более конкретной постановкой задачи Нет, не Camera Link, просто 8 бит данных, вертикальная и горизонтальная синхронизация и клок. А со стороны проца это просто внешняя SRAM.
  4. Цитата(IL-76 @ Jul 21 2009, 10:54) Вы бы озвучили, для большей ясности скорости поступления и выдачи данных относительно частоты работы памяти. А то получается обсуждение сферического коня в вакууме. Как данные идут в процессор, непрерывно или пакетами, если пакетами, то какого размера? Может он равен или кратен блоку данных с которым работает память в burst-режиме. Вообще, по идее, все сводится к двум фифо - один на запись в память, второй - на чтение. В итоге со стороны источника данных и процессора, как приемника данных, Ваша СДРАМ будет выглядеть как банальная двух-портовая память. Частота FPGA - 50 МГц, частота SDRAM - 100 МГц, данные на FPGA приходят от камеры с частотой 25 МГц, прерывание на процессор будет возникать при наличии в SDRAM хотябы одного полного кадра. Всего максимальное количество кадров 3, после чего FPGA перестаёт делать захват кадров пока не вычитается хотябы 1 накопленный кадр.
  5. Цитата(CaPpuCcino @ Jul 20 2009, 21:28) вы до чего именно не додумались? в чём именно вопрос? по какому интерфейсу ПЛИС подключена к процессору (если у этого интерфейса есть линяя прерываний, то ПЛИС просто выставит флаг по готовности данных, если нет, то назначьте какой-нибудь регистр или адрес в пространстве адресов проца ответственным за сигнализацию и осуществляйте поллинг периодически) кстати, вы веткой немного ошиблись - нужно было в "область применения ПЛИС" постить За замечание по ветке спасибо, учту А проблема такая, видимо в предыдущем посте я не достаточно пролно её описал, ПЛИС выставит прерывание процессору, а тот, в свою очередь, будет должен считать данные из SDRAM, последовательно читая регистр ПЛИС, НО данные то от другого устройства не перестанут поступать, и их надо тоже писать в SDRAM. SDRAM - не 2-х портовая память, по-этому и надо делать какой-то арбитраж между записью и чтением. Я вот и спрашиваю про типовое решение подобной проблемы, по-тому, что не знаю как это делается.
  6. В ПЛИС поступают данные от внешнего устройства, ПЛИС должна записать эти данные в SDRAM и при определённом событии выставить прерывание внешниму процессору, который через регистры ПЛИС должен считать эти данные из SDRAM. По сути поступление данных ы ПЛИС и чтение их-же процессором - асинхронные события и надо как-то организовать арбитраж SDRAM, чтобы и поступающие данные не потерялись, и процессор считал все хранящиеся данные. ПЛИС лежит в адресном пространстве процессора, а SDRAM - нет. С SDRAM общается только ПЛИС. Может есть типовые решения или примеры? Я что-то не додумался.
  7. Цитата(Artem_Petrik @ Jul 19 2009, 00:34) А вообще, переходить с verilog2000 на verilog95 - это регресс , надо наоборот, к SV двигаться FPGA Advantage 7.2 не желает с Verilog2000 дружить, а другие версии FPGA Advantage у меня на компе не запускаются, почему-то, вот и приходится.
  8. at91sam9260 и at91sam9g20

    Цитата(aaarrr @ May 7 2009, 15:31) DBGU содержит Chip ID Register. СПАСИБО! Проглядел я его
  9. at91sam9260 и at91sam9g20

    Есть плата на которой может стоять как один, так и другой контроллер. Контроллеры совместимы, за исключением инициализации фапч. Софт плодить не хочется под разные процы, нужно чтоб софт сам определял тип проца и правильно инициализировал фапч. Есть ли какой нибудь регистр, считав который можно понять, что за контроллер(9260 или 9g20)?
  10. uCOS-MMU

    Ищется сабж.
  11. Не могу найти uC/FS v3

    Посмотрите в upload в разделе для микриума, файл Micrium-uC-FS-V3-10h_doc.rar. Сегодня добавил.
  12. Есть плата BF537-STAMP. Хотелось бы подебажить софт как под uclinux, так и без него в visualDSP++, но при этом пользуясь одним эмулятором. Реально ли это? Если реально, то какой эмулятор наиболее для этого подходит? Если не реально, то какой эмулятор наиболее предпочтителен для visualDSP++?