Перейти к содержанию

    

gibson1980

Свой
  • Публикаций

    116
  • Зарегистрирован

  • Посещение

Репутация

0 Обычный

Информация о gibson1980

  • Звание
    Частый гость
  1. Раз просят, надо отвечать :laughing: Точно помню что поднимали ПЛИС и снова запаивали, предварительно убрав шарики с питания 1.8 В (куда было подано 3.3). Но вот никак не могу вспомнить, включался ли я с 3.3 В.
  2. Rob То есть в Coregen-ом умножителе можно задать разрядность больше 48 и обойтись малой кровью без HLS? _Ivan_33 В HLS как раз получается то что надо, проблема перекинуть все это в ISE. С этим тоже бы хотелось разобраться, либо рано или поздно пригодится. Благодарю за ответы, завтра на работе займусь. Up Пока что решил проблему с HLS, в настройках Solution надо было выбрать ISE, чего я ранее не видел, так как в версии 2017.3 нет этой настройки. Помогла версия 2015.x. Все вышло как я и предполагал, наряду с HDL появились XCO и NGC файлы, которые благополучно подтянулись в ISE.
  3. Kintex7 160. Задача такая, необходимо рассчитать поправку на доплер в виде 48 разрядного числа для гетеродина. Примерная последовательность действий: Кодa = dop * 10 кГц         - dop - число -240...+240 b = a + f                - f - частота 7...8 ГГц (несколько фиксированных, можно сказать константа) c = b*0.00000005         - сама поправка на доплер d = (c/192 МГц)*2y48     - 2y48 2 в степени 48 (тоже можно сказать константа c * 1466015) Понятно что некоторые операции можно сократить и использовать как константы. Тут главная проблема в операции "с" (~7000000000 * 0,00000005). Сперва думал заменить ее на умножение (ведь так в VHDL делается?), но результат получается где то 62 разряда, а я не знаю как с таким числом работать.
  4. Приветствую. Есть задачка с не целочисленным делением, которую я не могу реализовать в ISE, поэтому решил воспользоваться Vivado HLS. Реализация в HLS довольно простая, умножить, сложить, разделить, проблем вроде нет, но как все это перенести в мой проект на ISE? Дело в том, что в HLS в каталоге impl генерируется HDL файл верхнего уровня с несколькими дополнительными HDL файлами, в которых как я понял описывается подключение модулей с AXI шиной и т. д., но я с ней ни разу не работал и тут у меня ступор. Может я в Vivado экспорт RTL делаю не верно? Или можно сгенерировать какой нибудь NGC файл, что бы я его как отдельный модуль подключил в своем проекте? Не могли бы вы подсказать в общих чертах, как это сделать более правильно и безболезненно, или может мануал какой подскажете что бы почитать.
  5. MG Expedition ликбез ...

    То есть мне надо с рабочего компа взять МАС и забить его при скачивании?
  6. MG Expedition ликбез ...

    Добрый день, хочу дома сказать visECAD , а установить на рабочей машине. Но он просит МАС адрес, а у меня дома его соответственно нету, как быть что делать? Зачем так заморачиваться с привязкой к компу и бесплатной лицензией сроком на 12 месяцев, если все равно софт предоставляется бесплатно?
  7. Если говорить про синтаксис, мне больше нравится VHDL, еще он более привычный так как я с него начинал. На Verilog перешел несколько лет назад, так как мне достались для поддержки и развития большие проекты, по большей части сделанные на нем, но свои модули пишу на VHDL. Еще у VHDL более строгий синтаксис, из-за которого меньше шансов выстрелить себе в ногу, чего мне несколько раз удавалось сделать на Verilog
  8. Цитата(Tausinov @ Jul 26 2017, 23:30) Обычно время фильтрации ~10 мс, а для 7-битного регистра даже на 100 МГц клоке это всего лишь 70 нс С помощью элементарного аккумулятора (acc <= acc + delta) можно задать какую угодно частоту, да и разрядность регистра подбирается по вкусу. Я привел самый простой пример, от которого можно оттолкнуться и подогнать под конкретный случай.
  9. А я просто использую заполнение нулями или единицами сдвигового регистра. Кодsignal reg_btn : std_logic_vector(7 downto 0) := x"00"; signal in_btn, out_btn : std_logic := '0'; reg_btn <= reg_btn(6 downto 0) & in_btn: if (reg_btn = x"00") then     out_btn <= '0'; elsif (reg_btn = x"FF") then     out_btn <= '1'; end if;
  10. Имеется в виду при создании посадочного места?
  11. Ух ты, как всегда все гениальное просто. Спасибо. Если у кого есть еще предложения, не стесняемся.
  12. Задача такая, одному выводу символа назначить несколько посадочных мест на ПП. Имеется вторичный источник питания pi33xx и посадочное место к нему на рисунке ниже Если сделать символ как обычно, то он будет занимать неоправданно много места на схеме, а хочется иметь символ вида... Каким образом на вывод к примеру Vin назначить ноги G12-14, H12-14, J12-14, K12-14? Что было сделано: 1. В редакторе символов одному имени назначил несколько пинов через запятую. Не верно. 2. В символе название вывода оставил без номера (Vin), а при создании парта этому выводу указал пины (G12-14, H12-14, J12-14, K12-14) которые ему соответствуют на посадочном месте. Не верно. 3. Создать 2 символа (как это делается например для ПЛИС), основной и дополнительный. Основной будет как на рисунке, а на дополнительный кинуть остальные выводы и при создании схемы сместить его за пределы листа, предварительно подключив. Вроде должно проканать, но это костыли и в дальнейшем можно запутаться. Первый случай подошел бы, может направление правильное, а я что то не так делаю?
  13. Цитата(Kolya @ Dec 25 2015, 16:43) Попробуйте снять флаг не через IDE а через Эксплорер системы. В Винде правой кнопкой на папке и убрать галочку -> применить. Не получается снять галочку. Она убирается кратковременно, я нажимаю применить, все вроде бы хорошо. Открываю заново свойства папки с проектом а там опять активна галочка только для чтения! Побывал убирать атрибут с помощью Total Commandera, Far manager и загружался в безопасном режиме. Ничего не помогает. Подскажите пожалуйста как у вас получилось?
  14. Цитата(aabmail @ Dec 24 2015, 18:18) У меня бывало такое в вивадо. Просто надо снять флаг readonly. Помогало У меня флаг readonly не активен. Где выключить флаг? Цитата(gutzzz @ Dec 24 2015, 21:39) Редактировать надо через IP Packager Я пробовал через IP Packager, там все получается, но как только я возвращаюсь в основной проект КОД программы принял изменения, а IP ядра отваливаются и находятся за деревом проекта. В IP Packager файлы не только для чтения и там все ГУД. Спасибо.