Jump to content

    

egorman44

Свой
  • Content Count

    144
  • Joined

  • Last visited

Community Reputation

0 Обычный

About egorman44

  • Rank
    Частый гость

Контакты

  • Сайт
    Array
  • ICQ
    Array

Информация

  • Город
    Array
  1. нет таких кейсов , ессно надо удалить (просто копипастил откуда-то) : set all_rams [get_cells -hier -filter {IS_PRIMITIVE && REF_NAME =~ RAMB*}]
  2. Если вы работает в батче то заворачиваете все то, что написал Роб в скрипт file_name.tcl (можно добававить, чтобы скрипт писал в файл): set bram_file [open "your_directory/bram_file.log" "w"] set all_rams [get_cells -hier -filter {IS_PRIMITIVE && ((REF_NAME =~ RAMB*) || (REF_NAME =~ FIFO*))}] foreach ram $all_rams { puts $bram_file "Ram $ram is in location [get_property LOC $ram]\n" } close $bram_file И последней строчкой в вашем скрипте по имплементу исполняйте file_name.tcl: source file_name.tcl
  3. А еще при особом желании и острой необходимости можно замутить переинициализацию вашей блочной памяти прямо в bit файл. Для этого надо найти географическое положении памяти после имплемента, вынуть его и положить в mmi файл , скормить все утилитке updatemem от Xilinx и радоваться жизни. ООоочень помогает если билд процесс длиться безобразно долгое количество времени.
  4. В качестве такого seed можно взять текущий момент запуска теста , преобразованный в необходимый формат .
  5. Похоже я поборол этот глюк, по умолчанию разделитель в иерархическом имени в Synplify является точка "." и я предполагаю , что задав констрейн на выход BUFG через t:xilinx_1gig_pcs_pma_inst.inst.core_clocking_i.bufg_userclk2.O синтезатор не смог понять что "bufg_userclk2.O" - это выход "O" у "буфера bufg_userclk2". Пришлось отказаться от использования SCOPE и использовать "/" в качестве разделителя:
  6. Всем здравствуйте подскажите пожалуйста , как мне задать create_clock для выходного пина клокового буфера BUFG. Тут появилась какая-то гуйня под названием SCOPE я в ней обзываю клок и указываю объект откуда он зарождается, путь к объекту взял в Technology View. Нажимаю Check Constraints в репорте получаю следующее: create_clock -name { TXUSRCLK2 } { t:xilinx_1gig_pcs_pma_inst.inst.core_clocking_i.bufg_userclk2.O } -period { 16 } @E:"/u/esmirnov/wa_B0/atlanticB0_three/Logic/fpga/synplify_run/dig_fpga_top/dig_fpga_top.fdc":28:0:28:0|object "t:xilinx_1gig_pcs_pma_inst.inst.core_clocking_i.bufg_userclk2.O" does not exist Кто может подсказать чего ему не нравиться ?
  7. Ему же можно влепить 10Gbase - X/R. А модулю SFP - ещё и SGMII можно совместно с 1000base-x, чем же RXAUI будет хуже ?! То что тут 2 лэйна , и будут траблы с синхронизацией, или это все я глупости говорю какие-то я писал: Чип на борде такой http://www.aquantia.com/products/data-center/aq2402/
  8. Здравствуйте многоуважаемые форумчане. Есть задача подключить борду с 10G PHY к MAC'y реализованном на отладке ПЛИС. Из скудной информации на PHY понял, что со стороны MAC можно использовать XFI / RXAUI интерфейсы. Полазив в стандартных корках Xilinx я нашел RXAUI IP core, успех ! Смотрю на PHY вижу, что у него со стороны MAC - 8 SFP+ модулей. У меня накопилось несколько вопросов, на которые я затрудняюсь найти ответы спрашивая это у Интернета. 1. Я всегда думал, что sfp это просто конвертер электрического диф. сигнала в оптический , и соответственно sfp модулю по барабану какой протокол по дифф паре в него поступает , будь то 10Gbase-R или RXAUI. Во втором случае, просто будет необходимо использовать два sfp кабеля для подключения, т.к. у RXAUI на выходе 2 лэйна по 6.25 Мbs? 2. Что такое XFI ? Загуглив я наткнулся на оптические модули конкурентов SFP , но какое отношение это имеет к протокольным делам я не понял. Господа помогите разобраться в этом сложном оптическом мире ?
  9. Эм... нашел вкладку Design Optimization , там стоит Enable Most Optimization(o4) , т.е. как я понял, оптимизации очень много :) Выше только О5. Но когда захотел поменять , то кнопка ОК не активна оказалась. Че он ? В консоль скидывает грозную красную надпись типа оптимизация отменена. # Optimization canceled upd. Черт, все работает , все сигналы отображаются. Но я был готов поклясться , что в прошлый раз этого не было :laughing:
  10. Добрый день ! :santa2: Имеются пару-тройку сигналов, которые пересекают клоковый домен, объявлены типа: reg [ADDR_WIDTH_par : 0] gray_rd_ptr_in_wr_domain[1:0]; И что-то modelsim не хочет выводить их содержимое в окно wave, сразу располагает на вкладку Memory List. Ну собственно ребяты подскажите как отобразить такие сигналы , если конечно имеется возможность ?
  11. Огромное спасибо за ответы. :) Эта версия кажется мне правдоподобной.
  12. Здравствуйте многоуважаемые форумчане. Сегодня занялся переносом проекта со Spartan'a 3 на 6-ой. Выкинул некоторые примитивы, поменял назначения пинов и т.д. и т.п. Начал собирать проект и во время "Place and Route" мне вывалилось сообщение: ERROR:Place:1136 - This design contains a global buffer instance, <i2c_module/word_control/fsm/wr_rd_derived_clock_cb>, driving the net, <mpi_rw>, that is driving the following (first 30) non-clock load pins. < PIN: tss_module/tss_module/connect_mem/BU2/U0/blk_mem_generator/valid.cstr/ramloop [0].ram.r/s3a_noinit.ram/dpram.ram.WEA3; > < PIN: tss_module/tss_module/connect_mem/BU2/U0/blk_mem_generator/valid.cstr/ramloop [0].ram.r/s3a_noinit.ram/dpram.ram.WEA2; > < PIN: tss_module/tss_module/connect_mem/BU2/U0/blk_mem_generator/valid.cstr/ramloop [0].ram.r/s3a_noinit.ram/dpram.ram.WEA1; > < PIN: tss_module/tss_module/connect_mem/BU2/U0/blk_mem_generator/valid.cstr/ramloop [0].ram.r/s3a_noinit.ram/dpram.ram.WEA0; > This is not a recommended design practice in Spartan-6 due to limitations in the global routing that may cause excessive delay, skew or unroutable situations. It is recommended to only use a BUFG resource to drive clock loads. If you wish to override this recommendation, you may use the CLOCK_DEDICATED_ROUTE constraint (given below) in the .ucf file to demote this message to a WARNING and allow your design to continue. < PIN "i2c_module/word_control/fsm/wr_rd_derived_clock_cb.O" CLOCK_DEDICATED_ROUTE = FALSE; > Все что написал он мне, я понял. Но извините, почему сигнал <mpi_rw> с выхода автомата состояний, который управляет записью в BLOCK RAM, был заведен в глобальный клоковый буфер?! Я сбит с толку, господа прошу разъяснить что не так и кто в этом виноват . И понятно, что можно использовать CLOCK_DEDICATED_ROUTE дабы перемолоть все вышеупомянутое, но это не по фэншую вроде бы как.
  13. Извините конечно, но мне кажется, что Вы на тактовый вход триггера, хотите подать сигнал с кнопки ?! В то время как надо подавать тактовый сигнал :)
  14. Управляемый и даже подключен к процессору, но софт для процессора не написан :) Так что switch просто устанавливается при включении по дефолту и вперед. Про flow control ответить затрудняюсь. На отладке проц с тем же софтом, но подключенный напрямую к PHY не теряет пакетов . Есть предположение, что MII через PLD разъемы и общей трассой протяженностью примерно 20 см, может много чего поймать. Интересно, есть какая-нибудь бумажка, по поводу этого дела ? Например , длина проводников не должна превышать столько-то столько-то для MII. Или это ересь ?! :)